| 主权项 |
1.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及于井内,延伸存在于第1方向被形成之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第3闸极系延伸存在于前述第1方向而被形成,被埋入前述第1闸极之间隙地被形成。2.如申请专利范围第1项记载之半导体积体电路装置,其中前述第1闸极对于前述第3闸极,对称地被形成,又,前述第3闸极对于前述第1闸极,对称地被形成。3.如申请专利范围第1项记载之半导体积体电路装置,其中具有:前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极之第1构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系控制分裂通道之闸极之第2构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系具有控制抹除闸极与分裂通道之闸极之两方之机能之闸极之第3构造之其中一种之构成。4.如申请专利范围第3项记载之半导体积体电路装置,其中前述第3闸极之其之一部份系存在于前述第2导电型之半导体区域之上。5.如申请专利范围第1项记载之半导体积体电路装置,其中前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极,前述第3闸极之全面存在于前述第2导电型之半导体区域之上。6.如申请专利范围第1项记载之半导体积体电路装置,其中前述第3绝缘膜系添加氮之矽氧化膜。7.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及于前述井内,延伸存在于第1方向被形成之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及第3闸极;前述第3闸极之端面系透过第3绝缘膜与相向于邻接之前述第1闸极间之端面而平行存在于前述第1方向之前述第1闸极之端面相面对地被形成。8.如申请专利范围第7项记载之半导体积体电路装置,其中具有:前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极之第1构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系控制分裂通道之闸极之第2构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系具有控制抹除闸极与分裂通道之闸极之两方之机能之闸极之第3构造之其中一种之构成。9.如申请专利范围第8项记载之半导体积体电路装置,其中前述第3闸极之其之一部份系存在于前述第2导电型之半导体区域之上。10.如申请专利范围第7项记载之半导体积体电路装置,其中前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极,前述第3闸极之全面存在于前述第2导电型之半导体区域之上。11.如申请专利范围第7项记载之半导体积体电路装置,其中前述第3绝缘膜系添加氮之矽氧化膜。12.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及于前述井内被形成之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极,以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;第3闸极之上面系存在于比前述第1闸极上面还低之位置。13.如申请专利范围第12项记载之半导体积体电路装置,其中具有:前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极之第1构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系控制分裂通道之闸极之第2构成;前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系具有控制抹除闸极与分裂通道之闸极之两方之机能之闸极之第3构造之其中一种之构成。14.如申请专利范围第13项记载之半导体积体电路装置,其中前述第3闸极之其之一部份系存在于前述第2导电型之半导体区域之上。15.如申请专利范围第12项记载之半导体积体电路装置,其中前述第1闸极系浮置闸,前述第2闸极系控制闸极,前述第3闸极系抹除闸极,前述第3闸极之全面存在于前述第2导电型之半导体区域之上。16.如申请专利范围第12项记载之半导体积体电路装置,其中前述第3绝缘膜系添加氮之矽氧化膜。17.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极,以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第3闸极系具有控制抹除闸极与分裂通道之闸极之两方之机能。18.如申请专利范围第17项记载之半导体积体电路装置,其中前述第3绝缘膜系添加氮之矽氧化膜。19.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第1绝缘膜之膜厚比前述第2或第3绝缘膜之其中任何一方之膜厚都大。20.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第2闸极系以多晶矽膜与金属矽化物膜之积层膜构成,前述第3闸极被埋入存在于前述第1闸极间之间隙。21.如申请专利范围第20项记载之半导体积体电路装置,其中前述金属矽化物膜系钨矽化物膜。22.如申请专利范围第20项记载之半导体积体电路装置,其中具有:前述第1闸极间之间隙以前述第1闸极之端面之中平行于前述第2闸极之延伸存在方向之端面所形成之第1构成;前述第1闸极间之间隙以前述第1闸极之端面之中垂直于前述第2闸极之延伸存在方向之端面所形成之第2构成之其中一种构成。23.一种半导体积体电路装置,其特征为:具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第2闸极系以包含金属膜之积层膜所构成。24.如申请专利范围第23项记载之半导体积体电路装置,其中前述第2闸极系以多晶矽膜与阻障金属膜与金属膜之积层膜所构成。25.如申请专利范围第23项记载之半导体积体电路装置,其中第3闸极被埋入存在于前述第1闸极间之间隙。26.如申请专利范围第23项记载之半导体积体电路装置,其中具有:前述第1闸极间之间隙以前述第1闸极之端面之中平行于前述第2闸极之延伸存在方向之端面所形成之第1构成;前述第1闸极间之间隙以前述第1闸极之端面之中垂直于前述第2闸极之延伸存在方向之端面所形成之第2构成之其中一种构成。27.如申请专利范围第23项记载之半导体积体电路装置,其中前述阻障金属膜系属于钨膜、钛膜、钽膜、由单体跃迁金店元素形成之金属膜或其之氮化物膜或矽化物膜、或铝氮化物膜、钴矽化物膜、钼矽化物膜、钛钨膜、或彼等之合金膜之其一。28.如申请专利范围第25项记载之半导体积体电路装置,其中具有:前述第1闸极间之间隙以前述第1闸极之端面之中平行于前述第2闸极之延伸存在方向之端面所形成之第1构成;前述第1闸极间之间隙以前述第1闸极之端面之中垂直于前述第2闸极之延伸存在方向之端面所形成之第2构成之其中一种构成。29.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井中之第2导电型之半导体区域;以及接续前述半导体区域被形成之区域源极线以及区域资料线;以及选择前述区域源极线以及区域资料线之选择电晶体;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及接续前述第2闸极被形成之字元线;以及透过前述第1闸极与第3绝缘膜被形成,具有与第1以及第2闸极机能不同之第3闸极之半导体积体电路装置,其特征为:前述第3闸极之结成一束部系存在于在藉由前述选择电晶体构成之记忆体单元区块内,存在于最接近前述选择电晶体之位置之字元线以及前述选择电晶体之闸极之间。30.如申请专利范围第29项记载之半导体积体电路装置,其中在前述第3闸极之结成一束部份与最接近前述记忆体单元区块内之前述选择电晶体存在之字元线之间存在伪闸极。31.如申请专利范围第29项记载之半导体积体电路装置,其中具有:存在于前述记忆体单元区块内之第3闸极之全部于前述记忆体单元区块端之其中一方或两方被结成一束之第1构成;存在于前述记忆体单元区块内之第3闸极于前述记忆体单元区块端每隔1个地被结成一束之第2构成之其中一种之构成。32.如申请专利范围第29项记载之半导体积体电路装置,其系一种存在于前述记忆体单元区块内之第3闸极之全部于前述记忆体单元区块端之其中一方或两方被结成一束之半导体积体电路装置,其中前述第3闸极之选择信号系由记忆体单元区块之选择信号所产生。33.如申请专利范围第29项记载之半导体积体电路装置,其系一种存在于前述记忆体单元区块内之第3闸极之全部于前述记忆体单元区块端之其中一方或两方被结成一束之半导体积体电路装置,其中具有:前述第3闸极之选择信号系由记忆体单元区块之选择信号以及将前述记忆体单元区块更分割为2用之信号所产生之第1构成;前述第3闸极之选择信号系由选择电晶体之闸极选择信号所产生之第2构成之其中一种之构成。34.如申请专利范围第30项记载之半导体积体电路装置,其中具有:接触孔被配置于前述第3闸极之结成一束部份之第1构成;前述第3闸极与伪闸极透过接触孔与金属配线被接续之第2构成之其中一种之构成。35.如申请专利范围第31项记载之半导体积体电路装置,其中前述第3闸极被埋入存在于在垂直于前述字元线之方向存在之第1闸极之间隙,驱助前述第3闸极用之解码器系被配置于前述字元线之存在方向。36.如申请专利范围第35项记载之半导体积体电酪装置,其中具有:驱动前述第3闸极用之解码器系配置于记忆体单元阵列之一端之第1构成;驱动前述第3闸极用之解码器系与选择前述记忆体单元阵列用之区块解码器邻接被配置之第2构成;驱动前述第3闸极用之解码器系与选择前述记忆体单元阵列用之区块解码器邻接,夹住记忆体单元阵列配置于两端之第3构成之其中一种之构成。37.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为p型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述第3闸极以进行抹除。38.如申请专利范围第37项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。39.如申请专利范围第37项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。40.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为n型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为负的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述第3闸极以进行抹除。41.如申请专利范围第40项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。42.如申请专利范围第40项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。43.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为p型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述第3闸极以进行抹除。44.如申请专利范围第43项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。45.如申请专利范围第43项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。46.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极,以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为p型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述井之电位为负的电位施加于前述控制闸极,使前述第3闸极之电位为0V以进行抹除。47.如申请专利范围第46项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。48.如申请专利范围第46项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。49.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为p型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述井以进行抹除。50.如申请专利范围第49项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。51.如申请专利范围第49项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。52.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为n型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为负的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述井之电位为负的电位施加于前述控制闸极,使前述第3闸极之电位为0V以进行抹除。53.如申请专利范围第52项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。54.如申请专利范围第52项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。55.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:前述第1导电型之井为n型;藉由将对于前述第3闸极、前述井以及前述半导体区域之一方之源极之电位为负的电位施加于前述第2闸极之控制闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述井以进行抹除。56.如申请专利范围第55项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。57.如申请专利范围第55项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。58.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为p型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述控制闸极之电位为正的电位施加于前述第3闸极以进行抹除。59.如申请专利范围第58项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。60.如申请专利范围第58项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。61.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为p型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进行写入;藉由将对于前述井之电位为负的电位施加于前述控制闸极以进行抹除。62.如申请专利范围第61项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。63.如申请专利范围第61项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。64.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为p型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进写入;藉由将对于前述控制闸极之电位为正的电位施加于前述井以进行抹除。65.如申请专利范围第64项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。66.如申请专利范围第64项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。67.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为p型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进写入;藉由将对于前述控制闸极之电位为正的电位施加于源极或汲极之一方以进行抹除。68.如申请专利范围第67项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。69.如申请专利范围第67项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。70.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为n型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为正的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进写入;藉由将对于前述控制闸极之电位为正的电位施加于前述第3闸极以进行抹除。71.如申请专利范围第70项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。72.如申请专利范围第70项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。73.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为n型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为负的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进写入;藉由将对于前述井之电位为负的电位施加于前述控制闸极以进行抹除。74.如申请专利范围第73项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。75.如申请专利范围第73项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。76.一种半导体积体电路装置之动作方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之动作方法,其特征为:第1导电型之井为n型;藉由将对于前述井以及前述半导体区域之一方之源极之电位为负的电位施加于前述第2闸极之控制闸极、前述第3闸极以及前述半导体区域之另一方之汲极以进写入;藉由将对于前述控制闸极之电位为正的电位施加于前述井以进行抹除。77.如申请专利范围第76项记载之半导体积体电路装置之动作方法,其中前述写入之际,第3闸极之电位之绝对値比控制闸极之电位之绝对値小。78.如申请专利范围第76项记载之半导体积体电路装置之动作方法,其中藉由前述写入被形成之临界値之分布系4准位以上。79.一种半导体积体电路装置之制造方法,其特征系包含:(a)在半导体基板中形成第1导电型之井之工程;以及(b)透过第1绝缘膜在前述半导体基板上形成成为第1闸极之条纹状之图案之工程;以及(c)于前述井中形成对于前述图案平行延伸存在之第2导电型之半导体区域之工程;以及(d)在藉由前述条纹状之图案所形成之间隙形成第3绝缘膜,再者,埋入前述图案之间隙地形成第3闸极之工程;以及(e)形成延伸存在于与前述条纹状之图案垂直之方向之第2闸极图案之工程。80.如申请专利范围第79项记载之半导体积体电路装置之制造方法,其中成为前述第1闸极之条纹状之图案被加工为对于第3闸极为对称存在,又,前述第3闸极被加工为对于成为第1闸极之条纹状之图案为对称存在。81.如申请专利范围第79项记载之半导体积体电路装置之制造方法,其中具有:前述第3闸极被形成为其之全面存在于前述第2导电型之半导体区域上之第1方法;前述第3闸极被形成为其之一部份存在于前述第2导电型之半导体区域之上之第2方法之其中一种方法。82.如申请专利范围第79项记载之半导体积体电路装置之制造方法,其中前述第3闸极被形成为其之一部份存在于前述第2导电型之半导体区域之上,藉由斜离子植入法形成前述第2导电型之半导体区域。83.如申请专利范围第79项记载之半导体积体电路装置之制造方法,其中前述第3绝缘膜系添加氮之矽氧化膜。84.如申请专利范围第80项记载之半导体积体电路装置之制造方法,其中前述第3闸极对于前述条纹状之图案系自我对准地被形成。85.一种半导体积体电路装置之制造方法,其特征系包含:(a)在半导体基板中形成第1导电型之井之工程;以及(b)透过第1绝缘膜在前述半导体基板上形成第1闸极之工程;以及(c)于前述井中形成第2导电型之半导体区域之工程;以及(d)在藉由前述第1闸极所形成之间隙形成第3绝缘膜,再者,埋入前述图案之间隙地形成第3闸极之工程;以及(e)形成第2闸极图案之工程;前述第3闸极之表面成为比前述第1闸极之表面还低之位置地加工第3闸极。86.如申请专利范围第85项记载之半导体积体电路装置之制造方法,其中具有:前述第3闸极被形成为其之全面存在于前述第2导电型之半导体区域上之第1方法;前述第3闸极被形成为其之一部份存在于前述第2导电型之半导体区域之上之第2方法之其中一种方法。87.如申请专利范围第85项记载之半导体积体电路装置之制造方法,其中前述第3闸极被形成为其之一部份存在于前述第2导电型之半导体区域之上,藉由斜离子植入法形成前述第2导电型之半导体区域。88.如申请专利范围第85项记载之半导体积体电路装置之制造方法,其中前述第3绝缘膜系添加氮之矽氧化膜。89.一种半导体积体电路装置之制造方法,其系一种具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极之半导体积体电路装置之制造方法,其特征为:设前述第2闸极为多晶矽膜与金属矽化物膜之积层膜,前述第2闸极之形成为第3闸极之形成后之工程。90.如申请专利范围第89项记载之半导体积体电路装置之制造方法,其中前述金属矽化物膜系钨矽化物膜。91.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井内之第2导电型之半导体区域;以及接续前述半导体区域被形成之区域源极线以及区域资料线;以及选择前述区域源极线以及区域资料线之选择电晶体;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过前述第1闸极与第2绝缘膜被形成之第2闸极;以及接续前述第2闸极被形成之字元线;以选择电晶体被区分之区域源极线以及区域资料线上之记忆体单元构成记忆体单元区块,前述记忆体单元区块被排列于前述字元线方向,构成记忆体单元阵列之半导体积体电路装置,其特征为:在夹住前述记忆体单元区块之两侧具有被配置于与前述字元线同一方向之各1条之电源线;前述区域源极线以及区域资料线透过前述选择电晶体,被与前述电源线之一方以及被配置于垂直于前述字元线之方向之信号线接续,或被接续于前述电源线之两方。92.如申请专利范围第91项记载之半导体积体电路装置,其中具有:前述区域资料线之中之一个区域资料线透过前述选择电晶体被接续于电源线与信号线之两方之第1构成;前述区域资料线之中之一个区域资料线在前述记忆体单元区块之一端透过选择电晶体被接续于信号线,邻接于前述一个之区域资料线之邻接区域资料线在前述记忆体单元区块之另一端透过选择电晶体被接续于前述信号线之第2构成之其中一种之构成。93.如申请专利范围第91项记载之半导体积体电路装置,其中具有:被接续于前述区域源极线与前述区域资料线之选择电晶体之闸极信号为同一信号之第1构成;被接续于前述区域源极线之全部的选择电晶体之闸极信号为同一信号之第2构成之其中一种之构成。94.如申请专利范围第92项记载之半导体积体电路装置,其中前述区域资料线之中之一个之区域资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于信号线,在前述记忆体单元区块之另一端透过前述选择电晶体被接续于电源线。95.如申请专利范围第94项记载之半导体积体电路装置,其中具有:接续配置于垂直于前述字元线之延伸存在方向之信号线与被配置于第n号(n为整数)之区域资料线之第1选择电晶体、接续在前述记忆体单元区块之一端配置于与前述字元线同一方向之电源线与第n+1号之区域资料线之第2选择电晶体、接续前述信号线与第n+1号之区域资料线之第3选择电晶体、以及接续在前述记忆体单元区块之另一端配置于与字元线同一方向之电源线与第n号之区域资料线之第4选择电晶体;前述第1以及第2选择电晶体之闸极信号系同一信号,前述第3以及第4选择电晶体之闸极信号系同一信号。96.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井中之第2导电型之半导体区域;以及接续前述半导体区域被形成之区域源极/资料线;以及选择前述区域源极/资料线之选择电晶体;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过前述第1闸极与第2绝缘膜被形成之第2闸极;以及接续前述第2闸极被形成之字元线;以前述选择电晶体被区分之区域源极/资料线上之记忆体单元构成记忆体单元区块,前述记忆体单元区块被排列于前述字元线方向,构成记忆体单元阵列;前述区域源极/汲极线在其作为前述记忆体单元之区域源极线动作之情形,作为邻接记忆体单元之区域资料线动作之半导体积体电路装置;在夹住前述记忆体单元区块之两侧具有被配置于与前述字元线同一方向之各1条之电源线,以及配置于与前述字元线垂直之方向之信号线,前述区域源极/资料线透过前述选择电晶体,被与前述电源线之中之其中一方以及前述电源线之两方接续。97.如申请专利范围第96项记载之半导体积体电路装置,其中具有:第n号(n为整数)之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于前述信号线,第n+1号之前述区域源极/资料线在前述记忆体单元区块之另一端透过前述选择电晶体被接续于前述信号线之第上构成;第n号(n为整数)之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于前述电源线,第n+1号之前述区域源极/资料线在前述记忆体单元区块之另一端透过前述选择电晶体被接续于前述电源线之第2构成之其中一种之构成。98.如申请专利范围第96项记载之半导体积体电路装置,其中1条之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于前述信号线,在前述记忆体单元区块之另一端透过前述选择电晶体被接续于电前述源线。99.如申请专利范围第96项记载之半导体积体电路装置,其中具有:配置于与字元线垂直之方向之1条之信号线为区域源极/资料线2条份共用之第1构成;在透过前述选择电晶体接续前述区域源极/资料线与前述信号线之情形,与选择电晶体之区域源极/资料线不同侧之半导体区域与前述信号线之接续部份在2个之记忆体单元区块间共用之第2构成;前述电源线在2个之记忆体单元区块间共用之第3构成之其中一种之构成。100.如申请专利范围第98项记载之半导体积体电路装置,其中具有:接续配置于垂直于字元线之方向之信号线与第n号(n为整数)之区域源极/资料线之第1选择电晶体、接续在前述记忆体单元区块之一端配置于与字元线同一方向之电源线与第n+1号之区域源极/资料线之第2选择电晶体、接续前述信号线与第n+1号之区域源极/资料线之第3选择电晶体、以及接续在前述记忆体单元区块之另一端配置于与字元线同一方向之电源线与第n号之区域源极/资料线之第4选择电晶体;前述第1以及第2选择电晶体之闸极信号系同一信号,前述第3以及第4选择电晶体之闸极信号系同一信号。101.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井中之第2导电型之半导体区域;以及接续前述半导体区域被形成之区域源极/资料线;以及选择前述区域源极/资料线之选择电晶体;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过前述第1闸极与第2绝缘膜被形成之第2闸极;以及接续前述第2闸极被形成之字元线;以及透过前述第1闸极与第3绝缘膜被形成,与第1以及第2闸极机能不同之第3闸极;以前述选择电晶体被区分之区域源极线以及区域资料线上之记忆体单元构成记忆体单元区块,前述记忆体单元区块被排列于前述字元线方向,构成记忆体单元阵列之半导体积体电路装置,其特征为:前述第3闸极之结成一束部存在于在前述记忆体单元区块内最接近前述选择电晶体之位置之字元线以及前述选择电晶体之闸极之间;存在于前述记忆体单元区块内之第3闸极在前述记忆体单元区块端每隔1条地被结成一束;在夹住前述记忆体单元区块之两侧具有被配置于与前述字元线同一方向之各1条之电源线,以及配置于与前述字元线垂直之方向之信号线;前述区域源极/资料线透过选择电晶体,被与前述电源线之中之其中一方以及前述信号线之两方接续。102.如申请专利范围第101项记载之半导体积体电路装置,其中具有:第n号(n为整数)之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于信号线,第n+1号之前述区域源极/资料线在前述记忆体单元区块之另一端透过前述选择电晶体被接续于前述信号线之第1构成;第n号(n为整数)之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于前述电源线,第n+1号之前述区域源极/资料线在前述记忆体单元区块之另一端透过选择电晶体被接续于前述电源线之第2构成之其中一种之构成。103.如申请专利范围第101项记载之半导体积体电路装置,其中1条之前述区域源极/资料线在前述记忆体单元区块之一端透过前述选择电晶体被接续于前述信号线,在前述记忆体单元区块之另一端透过前述选择电晶体被接续于前述电源线。104.如申请专利范围第101项记载之半导体积体电路装置,其中具有:配置于与字元线垂直之方向之1条之信号线为区域源极/资料线2条份共用之第1构成;在透过选择电晶体接续前述区域源极/资料线与前述信号线之情形,与选择电晶体之区域源极/资料线不同侧之半导体区域与前述信号线之接续部份在2个之记忆体单元区块间共用之第2构成;前述电源线在2个之记忆体单元区块间共用之第3构成;前述区域源极/资料线透过选择电晶体与配置在与字元线垂直之方向之信号线接续,在前述信号线接续读出电路,接续于第n号(n为整数)之前述信号线之读出电路在由复数之记忆体单元区块形成之记忆体单元阵列之一端接续,接续于第n+1号之前述信号线之读出电路在前述记忆体单元阵列之另一端接续之第4构成;在透过前述选择电晶体被与区域源极/资料线接续之前述信号线与读出电路之间设置开关,藉由前述切换开关,使1个之读出电路为复数之前述信号线共用之第5构成之其中一种之构成。105.如申请专利范围第103项记载之半导体积体电路装置,其中具有:接续配置于垂直于字元线之方向之信号线与第n号(n为整数)之区域源极/资料线之第1选择电晶体、接续在前述记忆体单元区块之一端配置于与字元线同一方向之电源线与第n+1号之区域源极/资料线之第2选择电晶体、接续前述信号线与第n+1号之区域源极/资料线之第3选择电晶体、以及接续在前述记忆体单元区块之另一端配置于与字元线同一方向之电源线与第n号之区域源极/资料线之第4选择电晶体;前述第1以及第2选择电晶体之闸极信号系同一信号,前述第3以及第4选择电晶体之闸极信号系同一信号。106.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及被形成在前述井中之第2导电型之半导体区域;以及接续前述半导体区域被形成之区域源极/资料线;以及选择前述区域源极/资料线之选择电晶体;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极,以及透过前述第1闸极与第2绝缘膜被形成之第2闸极;以及接续前述第2闸极被形成之字元线;以及透过前述第1闸极与第3绝缘膜被形成,与第1以及第2闸极机能不同之第3闸极;以前述选择电晶体被区分之区域源极线以及区域资料线上之记忆体单元构成记忆体单元区块,前述记忆体单元区块被排列于前述字元线方向,构成记忆体单元阵列之半导体积体电路装置,其特征为:前述第3闸极之结成一束部存在于在前述记忆体单元区块内最接近前述选择电晶体之位置之字元线以及前述选择电晶体之闸极之间;存在于前述记忆体单元区块内之第3闸极在前述记忆体单元区块端每隔1倏地被结成一束;在夹住前述记忆体单元区块之两侧具有被配置于与前述字元线同一方向之各上条之电源线,以及配置于与前述字元线垂直之方向之信号线;前述区域源极/资料线透过前述选择电晶体,被与前述电源线以及前述信号线之两方接续。107.如申请专利范围第106项记载之半导体积体电路装置,其中具有:前述区域源极/资料线透过选择电晶体接续于前述信号线,前述接续全部在记忆体单元区块之一端进行之第1构成;前述区域源极/资料线透过选择电晶体在单元区块之一端与配置于与字元线同一方向之电源线接续,前述接续全部在记忆体单元区块之一端进行之第2构成之其中一种之构成。108.如申请专利范围第106项记载之半导体积体电路装置,其中1条之区域源极/资料线在记忆体单元区块之一端透过选择电晶体被接续于信号线,在前述记忆体单元区块之另一端透过选择电晶体被接纸于电源线。109.如申请专利范围第106项记载之半导体积体电路装置,其中具有:前述信号线为区域源极/资料线2条份共用之第1构成;在透过选择电晶体接续区域源极/资料线与前述信号线之情形,与前述选择电晶体之区域源极/资料线不同侧之半导体区域与前述信号线之接续部份在2个之记忆体单元区块间共用之第2构成;前述电源线在2个之记忆体单元区块间共用之第3构成;区域源极/资料线透过选择电晶体与前述信号线接续,在前述信号线接续读出电路,接续于第n号(n为整数)之前述信号线之读出电路在由复数之记忆体单元区块形成之记忆体单元阵列之一端接续,接续于第n+1号之前述信号线之读出电路在前述记忆体单元阵列之另一端接续之第4构成;在透过选择电晶体被与区域源极/资料线接续之前述信号线与读出电路之间设置开关,藉由前述切换开关,使1个之读出电路为复数之信号线共用之第5构成之其中一种之构成。110.如申请专利范围第108项记载之半导体积体电路装置,其中具有:接续配置于垂直于字元线之方向之信号线与第n号(n为整数)之区域源极/资料线之第1选择电晶体、接续前述信号线与第n+1号之区域源极/资料线之第2选择电晶体、接续在前述记忆体单元区块之另一端配置于与字元线同一方向之电源线与第n号之区域源极/资料线之第3选择电晶体、以及接续前述信号线与第n+1号之区域源极/资料线之第4选择电晶体;全部之前述第1选择电晶体之闸极信号为同一信号;全部之前述第2选择电晶体之闸极信号系同一信号;前述第1以及第2选择电晶体之闸极信号为不同之信号,全部之前述第3选择电晶体之闸极信号为同一信号;全部之前述第4选择电晶体之闸极信号系同一信号;前述第3以及第4选择电晶体之闸极信号系不同之信号。111.一种半导体积体电路装置,其系具有:被形成在半导体基板之主面之第1导电型之井;以及在前述井内第1方向延伸存在被形成之第2导电型之半导体区域;以及透过第1绝缘膜被形成在前述半导体基板上之第1闸极;以及透过第2绝缘膜被形成在前述第1闸极上之第2闸极;以及接续前述第2闸极被形成之字元线;以及透过前述第1闸极与第3绝缘膜被形成之第3闸极;前述第3闸极系被埋入存在于与前述字元线垂直之方向之第1闸极之间隙而形成之半导体积体电路装置,其特征为:驱动前述第3闸极用之解码器被配置于前述字元线之延伸存在方向。112.如申请专利范围第111项记载之半导体积体电路装置,其中具有:驱动前述第3闸极用之解码器系配置于记忆体单元阵列之一端之第1构成;驱动前述第3闸极用之解码器邻接配置于选择由存在于以选择电晶体所包围之复数之字元线上之记忆体单元阵列所形成之记忆体单元区块用之区块解码器之第2构成;驱动前述第3闸极用之解码器系与选择前述记忆体单元区块用之区块解码器邻接,夹住记忆体单元阵列配置于两端之第3构成之其中一种之构成。图式简单说明:第一图系显示本发明之实施形态1之半导体积体电路装置之一例之一部份平面图。第二图(a)、第二图(b)以及第二图(c)各各系第一图之A-A'、B-B'以及C-C'线剖面图。第三图(a)-第三图(e)系显示实施形态1之半导体积体电路装置之制造方法之一例之剖面图。第四图(a)-第四图(d)系显示实施形态1之半导体积体电路装置之制造方法之一例之剖面图。第五图(a)-第五图(e)系显示实施形态1之半导体积体电路装置之制造方法之一例之剖面图。第六图系显示实施形态1之记忆体单元阵列之构成之电路图。第七图系显示第3闸极电极之取出部份之布置平面图。第八图系显示第3闸极电极之取出部份之布置平面图。第九图系显示第3闸极电极之取出部份之布置平面图。第十图系显示第3闸极电极之取出部份之布置平面图。第十一图系显示第3闸极电极之取出部份之布置平面图。第十二图系显示第3闸极电极之取出部份之布置平面图。第十三图系显示实施形态1之写入动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第十四图系显示实施形态1之抹除动作,(a)系显示等效电路图,(b)系显示时机图。第十五图系显示实施形态1之读出动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第十六图(a)-第十六图(c)系显示本发明之实施形态2之半导体积体电路装置之一例之剖面图。第十七图系显示实施形态2之半导体积体电路装置之制造方法之剖面图。第十八图系显示实施形态2之记忆体单元阵列之构成之电路图。第十九图系显示实施形态2之写入动作,(a)系显示等效电路图,(b)-(g)系显示时机图。第二十图系显示实施形态2之抹除动作,(a)系显示等效电路图,(b)系显示时机图。第二十一图系显示实施形态2之读出动作,(a)系显示等效电路图,(b)-(g)系显示时机图。第二十二图系显示本发明之实施形态3之半导体积体电路装置之一例之一部份平面图。第二十三图(a)、第二十三图(b)以及第二十三图(c)各各系第二十二图之A-A'、B-B'以及C-C'线剖面图。第二十四图(a)、第二十四图(b)系以工程顺序显示实施形态3之半导体积体电路装置之制造方法之剖面图。第二十五图系显示实施形态3之记忆体单元阵列之构成图。第二十六图系显示实施形态3之抹除动作,(a)系显示等效电路图,(b)系显示时机图。第二十七图(a)-第二十七图(e)系以工程顺序显示实施形态4之半导体积体电路装置之制造方法之剖面图。第二十八图系显示本发明之实施形态5之半导体积体电路装置之一例之一部份平面图。第二十九图(a)、第二十九图(b)以及第二十九图(c)各各系第二十八图之A-A'、B-B'以及C-C'线剖面图。第三十图(a)-第三十图(c)系显示实施形态5之半导体积体电路装置之制造方法之一例之剖面图。第三十一图(a)-第三十一图(c)系显示实施形态5之半导体积体电路装置之制造方法之一例之剖面图。第三十二图(a)-第三十二图(d)系显示实施形态5之半导体积体电路装置之制造方法之一例之剖面图。第三十三图(a)-第三十三图(d)系显示实施形态5之半导体积体电路装置之制造方法之一例之剖面图。第三十四图系显示实施形态5之记忆体单元阵列之构成图。第三十五图系显示实施形态5之写入动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第三十六图系显示实施形态5之抹除动作,(a)系显示等效电路图,(b)系显示时机图。第三十七图系显示实施形态5之读出动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第三十八图系显示本发明之实施形态5之半导体积体电路装置之一例之一部份平面图。第三十九图(a)、第三十九图(b)以及第三十九图(c)各各系第三十八图之A-A'、B-B'以及C-C'线剖面图。第四十图(a)-第四十图(d)系显示实施形态6之半导体积体电路装置之制造方法之一例之剖面图。第四十一图(a)-第四十一图(c)系显示实施形态6之半导体积体电路装置之制造方法之一例之剖面图。第四十二图(a)-第四十二图(c)系显示实施形态6之半导体积体电路装置之制造方法之一例之剖面图。第四十三图系显示实施形态6之写入动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第四十四图系显示实施形态6之抹除动作,(a)系显示等效电路图,(b)系显示等效电路之其它之例,(c)系显示时机图。第四十五图系显示实施形态6之读出动作,(a)系显示等效电路图,(b)以及(c)系显示时机图。第四十六图系概念地显示本发明之实施形态7之半导体积体电路装置之一例之电路图。第四十七图系显示实施形态7之记忆体单元阵列、区块解码器、副解码器等之配置之电路图。第四十八图系显示具有实施形态7之选择电晶体构成之半导体积体电路装置之写入动作之时机之时机图。第四十九图系显示具有实施形态7之选择电晶体构成之半导体积体电路装置之抹除动作之时机之时机图。第五十图系显示具有实施形态7之选择电晶体构成之半导体积体电路装置之读出动作之时机之时机图。第五十一图系说明含补助闸极之假想接地型记忆体单元阵列之优点之电路图。第五十二图(a)、第五十二图(b)系说明选择电晶体之必要性之电路图。第五十三图系说明读出电路之节距缓和之电路图。第五十四图系说明读出电路之节距缓和之电路图。第五十五图系概念地显示本发明之实施形态8之半导体积体电路装置之一例之电路图。第五十六图系显示实施形态8之记忆体单元阵列、区块解码器、副解码器等之配置之电路图。第五十七图系显示具有实施形态8之选择电晶体构成之半导体积体电路装置之写入动作之时机之时机图。第五十八图系显示具有实施形态8之选择电晶体构成之半导体积体电路装置之抹除动作之时机之时机图。第五十九图系显示具有实施形态8之选择电晶体构成之半导体积体电路装置之读出动作之时机之时机图。第六十图系显示实施形态9之半导体积体电路装置之电路图。第六十一图系显示实施形态9之半导体积体电路装置之其它例之电路图。第六十二图系显示实施形态9之半导体积体电路装置之进而之其它例之电路图。第六十三图系显示实施形态10之半导体积体电路装置之电路图,为显示可以适用于实施形态9说明之半导体积体电路装置之补助闸极与区块之选择方式之电路区块图。第六十四图系显示实施形态10之半导体积体电路装置之其它之例之电路图,为显示可以适用于实施形态9说明之半导体积体电路装置之补助闸极与区块之选择方式之电路区块图。第六十五图系显示实施形态10之半导体积体电路装置之进而之其它之例之电路图,为显示可以适用于实施形态9说明之半导体积体电路装置之补助闸极与区块之选择方式之电路区块图。第六十六图系显示实施形态11之半导体积体电路装置之电路图。第六十七图系显示实施形态11之半导体积体电路装置之其它之例之电路图。第六十八图系显示实施形态11之半导体积体电路装置之进而之其它之例之电路图。第六十九图系显示实施形态12之半导体积体电路装置之电路图,为显示可以适用于实施形态11说明之半导体积体电路装置之补助闸极与区块之选择方式之电路区块图。第七十图系显示实施形态12之半导体积体电路装置之其它之例之电路图,为显示可以适用于实施形态11说明之半导体积体电路装置之补助闸极与区块之选择方式之电路区块图。 |
