| 主权项 |
1.一种半导体记忆装置,包括有:一记忆胞的阵列,包含有(2@sun+m)个记忆胞,其中n与m为符合2@sun<2@sun+m<2@sun@su+@su1关系式的整数;解码装置,可供接收一个(n+1)位元的位址信号,并供依据位址信号而指定(2n+m)个记忆胞中之一;输出装置,可供输出储存于由解码装置所指定的记忆胞中的资料;空位址侦测装置,可供接收(n+1)位元的位址信号的至少两个位元,并供产生可以指出位址信号是否代表一个空位址的一个侦测信号;与控制装置,可供接收一个致能信号,并供产生一个控制信号以依据致能信号而输出储存于指定的记忆胞中的资料,其中控制装置更可以接收侦测信号,并产生一个控制信号,以在位址信号指定一个空位址时,不论致能信号的状态如何,皆可制止资料被输出。2.根据申请专利范围第1项之半导体记忆装置,其中半导体记忆装置的一个接脚的定置系与实质上与具有2@sun@su+@su1个位元位址空间的半导体记忆装置相同。3.根据申请专利范围第1项之半导体记忆装置,其中半导体记忆装置的内部状态在控制信号系为制止资料被输出时的一个信号时,是为一种待命的状态。4.根据申请专利范围第1项之半导体记忆装置,其中输出装置由控制装置接收控制信号,并在控制信号系为制止资料被输出时的一个信号时,将输出装置的一个接脚置于一种高阻抗的状态。5.一种半导体记忆装置,包括有:一记忆胞的阵列,包含有(2@sun+m)个记忆胞,其中n与m为符合2@sun<2@sun+m<2@sun@su+@su1关系式的整数;顶端位址储存装置,可供储存(n+1)位元的一个顶端位址信号;位址转换装置,可供接收一个(n+1)位元的位址信号以及顶端位址信号,并依据顶端位址信号而将位址信号转换成为(n+1)位元的一个内部位址信号;解码装置,可供接收内部位址信号,并供依据内部位址信号而指定(2@sun+m)个记忆胞中之一;输出装置,可供输出储存于由解码装置所指定的记忆胞中的资料;空位址侦测装置,可供接收(n+1)位元的位址信号的内部位址信号的至少两个位元,并供产生可以指出位址信号是否代表一个空位址的一个侦测信号;与控制装置,可供接收一个致能信号,并供产生一个控制信号以依据致能信号而输出储存于指定的记忆胞中的资料,其中控制装置更可以接收侦测信号,并产生一个控制信号,以在位址信号指定一个空位址时,不论致能信号的状态如何,皆可制止资料被输出。6.一种半导体记忆装置,包括有:一记忆胞的阵列,包含有(2@sun+m)个记忆胞,其中n与m为符合2@sun<2@sun+m<2@sun@su+@su1关系式的整数;位址转换装置,可供接收一个(n+1)位元的位址信号,并依据位址信号而输出一个位址信号,以撷取(2@sun+m)个记忆胞中之一;解码装置,可供接收来自于位址转换装置的位址信号,并依据位址信号而指定(2@sun+m)个记忆胞中之一;输出装置,可供输出储存于由解码装置所指定的记忆胞中的资料;与空位址侦测装置,可供接收(n+1)位元的位址信号的至少两个位元,并供产生可以指出位址信号是否代表一个空位址的一个侦测信号;其中位址转换装置将所接收到的位址信号转换成为一个位址信号,以在位址信号代表一个空位址时容许撷取(2n+m)个记忆胞中之一。图示简单说明:图1为一方块图,显示了依据本发明一第一实施例的一半导体记忆装置的结构。图2显示依据本发明一第一实施的一半导体记忆装置的位址空间的安排情形。图3为依据本发明一第一实施例的一半导体记忆装置的上视图。图4A至4C各显示依据本发明一第一实施例的一半导体记忆装置的位址空间的安排情形。图5为一方块图,显示了依据本发明一第二实施例的一半导体记忆装置的结构。图6为一方块图,显示了依据本发明一第三实施例的一半导体记忆装置的结构。图7为一方块图,显示了依据本发明一第四实施例的一半导体记忆装置的结构。图8显示依据本发明一第四实施例的一半导体记忆装置的位址空间的安排情形。图9为一方块图,显示一位址转换电路的结构。图10为一方块图,显示一全加法器的结构。图11为一记忆对映图,显示位址转换电路的实例计算情形。图12显示习用半导体记忆装置的一种结构。图13显示习用半导体记忆装置的另一种结构。图14为一方块图,显示了依据本发明一第五实施例的一半导体记忆装置的结构。图15显示依据本发明一第五实施例的一半导体记忆装置的位址空间的安排情形。图16A与16B显示记忆晶片的尺寸。 |
