| 主权项 |
1.一种制造半导体装置之方法,包含下列步骤:在第一导电性之基板上形成一电极;将第二导电性之第一杂质穿过该电极注入到该基板,用以制造具有该第二导电性之第一井,该第一井含有该电极之整个下部区域;及使用该电极当作遮罩,将第三导电性之第二杂质注入到第一基板,用以在该第一井中制造第二井。2.如申请专利范围第1项之方法,其中该第一导电性和该第二导电性包含相同的导电性,而该第三导电性包含不同于该第一导电性之导电性。3.如申请专利范围第2项之方法,其中该第一导电性包含P型导电性,而该第三导电性包含N型导电性。4.如申请专利范围第3项之方法,其中该第一杂质包含硼,而该第二杂质包含砷。5.如申请专利范围第4项之方法,其中该第一杂质之该注入步骤包含以200-300keV之能量注入该第一杂质,而该第二杂质之该注入步骤包含以70-100keV之能量注入该第二杂质。6.如申请专利范围第1项之方法,其中该第一导电性和该第三导电性包含相同的导电性,而该第二导电性包含不同于该第一导电性之导电性。7.如申请专利范围第6项之方法,其中该第一导电性包含P型导电性,而该第二导电性包含N型导电性。8.如申请专利范围第7项之方法,其中该第一杂质包含磷,而该第二杂质包含硼。9.如申请专利范围第8项之方法,其中该第一杂质之该注入步骤包含以350-450keV之能量注入该第一杂质,而该第二杂质之该注入步骤包含以70-100keV之能量注入该第二杂质。10.一种制造半导体装置之方法,包含下列步骤:在第一导电性之基板上,在第一金属氧化物半导体(MOS)电晶体形成区形成第一电极,而在第二MOS电晶体形成区形成第二电极;在该基板上,在该第一MOS电晶体形成区以外之区域,形成第一光阻膜;将第二导电性之第一杂质穿过该第一电极注入到该基板,用以制造具有该第二导电性之第一井,该第一井含有该第一电极之整个下部区域;使用该第一电极当作遮罩,将第三导电性之第二杂质注入到该基板,用以在该第一井中制造第二井;移去该第一光阻膜;在除了该第二MOS电晶体形成区之外的该基板上形成第二光阻膜;将第四导电性之第三杂质穿过该第二电极注入到该基板,用以制造具有该第四导电性之第三井,该第三井含有该第二电极之整个下部区域;及使用该第二电极当作遮罩,将第五导电性之第四杂质注入到该基板,用以在该第三井中制造第四井。11.如申请专利范围第10项之方法,其中该第一,第二和第五导电性包含相同的导电性,该第三和第四导电性包含相同的导电性,而该第一导电性和该第三导电性则为不同于的导电性。12.如申请专利范围第11项之方法,其中该第一导电性包含P型导电性,而该第三导电性包含N型导电性。13.如申请专利范围第12项之方法,其中该第一杂质包含硼,该第二杂质包含砷,该第三杂质包含磷,而该第四杂质则包含硼。14.如申请专利范围第13项之方法,其中该第一杂质之该注入步骤包含以200-300keV之能量注入该第一杂质,注入该第二杂质之该步骤包含以70-100keV之能量注入该第二杂质,注入该第三杂质之该步骤包含以350-450keV之能量注入该第三杂质,而注入该第四杂质之该步骤包含以70-100keV之能量注入该第四杂质。15.如申请专利范围第10项之方法,其中该第二和第五导电性包含相同的导电性,该第一,第三和第四导电性包含相同的导电性,而该第一导电性和该第二导电性包含不同的导电性。16.如申请专利范围第15项之方法,其中该第一导电性包含N型导电性,而该第二导电性包含P型导电性。17.如申请专利范围第16项之方法,其中该第一杂质包含硼,该第二杂质包含砷,该第三杂质包含磷,而该第四杂质包含硼。18.如申请专利范围第17项之方法,其中注入该第一杂质之该步骤包含以200-300keV之能量注入该第一杂质,注入该第二杂质之该步骤包含以70-100keV之能量注入该第二杂质,注入该第三杂质之该步骤包含以350-450keV之能量注入该第三杂质,而注入该第四杂质之该步骤包含以70-100keV之能量注入该第四杂质。19.一种半导体装置,其用以形成之制程包含之步骤为:在第一导电性之基板上形成一电极;将第二导电性之第一杂质穿过该电极注入到该基板,用以制造具有该第二导电性之第一井,该第一井含有该电极之整个下部区域;及使用该电极当作遮罩,将第三导电性之第二杂质注入到第一基板,用以在该第一井中制造第二井。20.如申请专利范围第19项之半导体装置,其中该第一导电性和该第二导电性包含相同的导电性,而该第三导电性包含不同于该第一导电性之导电性。21.如申请专利范围第20项之半导体装置,其中该第一导电性包含P型导电性,而该第三导电性包含N型导电性。22.如申请专利范围第21项之半导体装置,其中该第一杂质包含硼,而该第二杂质包含砷。23.如申请专利范围第22项之半导体装置,其中注入该第一杂质之该步骤包含以200-300keV之能量注入该第一杂质,而注入该第二杂质之该步骤包含以70-100keV之能量注入该第二杂质。24.如申请专利范围第19项之半导体装置,其中该第一导电性和该第三导电性包含相同的导电性,而该第二导电性包含不同于该第一导电性之导电性。25.如申请专利范围第24项之半导体装置,其中该第一导电性包含P型导电性,而该第二导电性包含N型导电性。26.如申请专利范围第25项之半导体装置,其中该第一杂质包含磷,而该第二杂质包含硼。27.如申请专利范围第26项之半导体装置,其中注入该第一杂质之该步骤包含以350-450keV之能量注入该第一杂质,而注入该第二杂质之该步骤包含以70-100keV之能量注入该第二杂质。图式简单说明:第一图(a)-第一图(f)为具有互补型金属氧化物半导体(CMOS)电晶体之半导体装置的传统制造方法;及第二图(a)-第一图(d)为根据本发明之具有CMOS电晶体的半导体装置制造方法。 |
