| 主权项 |
1.一种于动态随机存取记忆体(DRAM)中存取记忆资料之方法,该方法包括下列步骤:提供复数个位址资料信号供定址储存于一DRAM记忆体阵列之一条资料字元线;发出第一列存取选通(RAS)信号而引发位址资料信号的解码准备存取记忆体阵列中已经解码的字元线;及于第一RAS信号后发出第二列存取选通(RE2)信号供驱动已经解码的位址资料进入记忆体阵列,因此辅助记忆体阵列中资料之双列启动存取。2.如申请专利范围第1项之方法,其中该第二列存取选通(RE2)信号系于第一RAS信号之后及决定该资料存在于记忆体阵列之后发出。3.一种于动态随机存取记忆体DRAM中存取记忆体资料之方法,该方法包括下列步骤:提供接收及解码位址输入之装置,该位址输入对应于储存于DRAM记忆体阵列之一条资料字元线位址,该接收及解码装置解码位址输入准备存取记忆体阵列之已经解码的资料字元线;提供第一字组启动输入供接收第一列存取选通RAS信号;及提供一种装置可回应于RAS信号产生对应于第二列存取选通RE2信号的第二字组启动信号,及驱动经解码的字元线位址进入记忆体阵列,该RE2信号产生步骤又包括于产生RE2信号前决定资料是否位于记忆体阵列之步骤,如此可辅助于记忆体阵列之双字组启动资料存取。4.一种双字组启动动态随机存取记忆体(DRAM),其包含:一个记忆体阵列;接收及解码位址输入之装置,该位址输入对应于储存于记忆体阵列之资料字元线位址;驱动经解码的字元线位址进入记忆体阵列及存取经解码的资料字元线之装置;第一字组启动装置,其系供接收第一列存取选通RAS信号及回应于RAS信号藉该位址接收及解码装置启动位址输入的解码,进一步准备存取记忆体阵列之经解码的资料字元线;及第二字组启动装置,其系供接收第二列存取选通RE2信号及于接收第一RAS信号后藉驱动及存取装置启动经解码字元线位址驱动进入记忆体阵列,如此有助于记忆体阵列之双字组启动资料存取。5.如申请专利范围第4项之双字组启动DRAM,其中该接收及解码装置包括位址缓冲器,供接收位址输入,一列前解码器,供接收位址缓冲器的输出及解码位址输入,及一个列冗余解码器,供接收位址缓冲器的输出及根据规定的冗余解码解码该位址输入。6.如申请专利范围第4项之双字组启动DRAM,其中该驱动及存取装置包括一个列驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需冗余字元线,及一个感测放大器及位元解码器,供输出被驱动字元线之所需位元。7.如申请专利范围第4项之双字组启动DRAM,其中该第二字组启动装置包括一个逻辑〝及〞闸,该逻辑〝及〞闸具有输入,可供接收RAS信号及RE2信号;及又依据RAS信号及RE2信号可供提供输出启动信号,输出启动信号可依据RAS信号及RE2信号启动该驱动及存取装置。8.如申请专利范围第4项之双字组启动DRAM,其中该接收及解码装置包括位址缓冲器供接收位址输入,一个前解码器供接收位址缓冲器输出及解码位址输入,及一个列冗余解码器供接收位址缓冲器之输出及根据规定的冗余解码解码该位址输入,该驱动及存取装置包括一个列驱动器耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余列驱动器耦连至记忆体阵列供根据被解码之字元线驱动所需冗余字元线,及一个感测放大器及位元解码器供输出被驱动字元线所需位元,及该第二字组启动装置包括一个逻辑〝及〞闸,该逻辑〝及〞闸具有输入可供接收RAS信号及RE2信号;及又依据RAS信号及RE2信号提供输出启动信号,输出启动信号可依据RAS信号及RE2信号启动该驱动及存取装置。9.一种双字组启动动态随机存取记忆体(DRAM),其包含:一个记忆体阵列;接收及解码位址输入之装置,该位址输入对应于储存于记忆体阵列之资料字元线为止,该接收及解码装置被启动供解码位址输入准备存取记忆体阵列之解码字元线;驱动非解码的字元线位址进入记忆体阵列及存取非解码的资料字元线之装置;第一字组启动输入装置,供接收第一列存取选通RAS信号;及回应于RAS信号产生第二字组启动信号之装置,该第二字组启动信号对应于第二列存取选通(RE2)信号,其中该驱动及存取装置回应于第二RE2信号被启动供驱动经解码的字元线位址进入记忆体阵列,如此有助于记忆体阵列之双字组启动资料存取。10.如申请专利范围第9项之双字组启动DRAM,其中该RE2信号产生装置又包括于产生RE2信号前决定资料是否位于记忆体阵列。11.如申请专利范围第9项之双字组启动DRAM,其中该接收及解码装置包括位址缓冲器,供接收位址输入,一列前解码器,供接收位址缓冲器的输出及解码位址输入,及一个列冗余解码器,供接收位址缓冲器的输出及根据规定的冗余解码解码该位址输入。12.如申请专利范围第9项之双字组启动DRAM,其中该驱动及存取装置,包括一个列驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需冗余字元线,及一个感测放大器及位元解码器,供输出被驱动字元线之所需位元。13.如申请专利范围第9项之双字组启动DRAM,其中该RE2信号产生装置又包括于产生RE2信号前决定资料是否存在于该记忆体阵列之装置,该接收及解码装置包括位址缓冲器供接收位址输入,一个前解码器供接收位址缓冲器输出及解码位址输入,及一个列冗余解码器供接收位址缓冲器之输出及根据规定冗余解码解码该位址输入,及该驱动及存取装置包括一个列驱动器耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余列驱动器耦连至记忆体阵列供根据被解码之字元线驱动所需冗余字元线,及一个感测放大器及位元解码器供输出被驱动字元线所需位元。14.一种快取记忆体系统,其具有一种双字组启动动态随机存取记忆体(DRAM),其包含:一个记忆体阵列;接收及解码位址输入之装置,该位址输入对应于储存于记忆体阵列之资料字元线位址;驱动经解码的字元线位址进入记忆体阵列及存取经解码的资料字元线之装置;第一字组启动装置,其系供接收第一列存取选通RAS信号及回应于RAS信号藉该位址接收及解码装置启动位址输入的解码,进一步准备存取记忆体阵列之经解码的资料字元线;及第二字组启动装置,其系供接收第二列存取选通RE2信号及于接收第一(RAS)信号后藉驱动及存取装置启动经解码字元线位址驱动进入记忆体阵列,如此有助于记忆体阵列之双字组启动资料存取。15.如申请专利范围第14项之快取记忆体系统,其中该接收及解码装置包括位址缓冲器,供接收位址输入,一列前解码器,供接收位址缓冲器的输出及解码位址输入,及一个列冗余解码器,供接收位址缓冲器的输出及根据规定的冗余解码解码该位址输入。16.如申请专利范围第14项之快取记忆体系统,其中该驱动及存取装置包括一个列驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需冗余字元线,及一个感测放大器及位元解码器,供输出被驱动字元线之所需位元。17.如申请专利范围第14项之快取记忆体系统,其中该第二字组启动装置包括一个逻辑〝及〞闸,该逻辑〝及〞闸具有输入可供接收RAS信号及RE2信号;及又依据RAS信号及RE2信号提供输出启动信号,输出启动信号可依据RAS信号及RE2信号启动该驱动及存取装置。18.如申请专利范围第14项之快取记忆体系统,其中该接收及解码装置包括位址缓冲器供接收位址输入,一个前解码器供接收位址缓冲器输出及解码位址输入,及一个列冗余解码器供接收位址缓冲器之输出及根据规定冗余解码解码该位址输入,该驱动及存取装置包括一个列驱动器耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个列冗余驱动器耦连至记忆体阵列供根据被解码之字元线驱动所需冗余字元线,及一个感测放大器及位元解码器供输出被驱动字元线所需位元,及该第二字组启动装置包括一个逻辑〝及〞闸,该逻辑〝及〞闸具有输入可供接收RAS信号及RE2信号;及又依据RAS信号及RE2信号提供输出启动信号,输出启动信号可依据RAS信号及RE2信号启动该驱动及存取装置。19.一种快取记忆体系统,其具有双字组启动动态随机存取记忆体(DRAM),其包含:一个记忆体阵列;接收及解码位址输入之装置,该位址输入对应于储存于记忆体阵列之资料字元线为止,该接收及解码装置被启动供解码位址输入准备存取记忆体阵列之解码字元线;驱动非解码的字元线位址进入记忆体阵列及存取非解码的资料字元线之装置;第一字组启动输入装置,供接收第一列存取选通RAS信号;及回应于RAS信号产生第二字组启动信号之装置,该第二字组启动信号对应于第二列存取选通(RE2)信号,其中该驱动及存取装置回应于第二RE2信号被启动供驱动经解码的字元线位址进入记忆体阵列,如此有助于记忆体阵列之双字组启动资料存取。20.如申请专利范围第19项之快取记忆体系统,其中该RE2信号产生装置又包括于产生RE2信号前决定资料是否位于记忆体阵列。21.如申请专利范围第19项之快取记忆体系统,其中该接收及解码装置包括位址缓冲器,供接收位址输入,一列前解码器,供接收位址缓冲器的输出及解码位址输入,及一个列冗余解码器,供接收位址缓冲器的输出及根据规定的冗余解码解码该位址输入。22.如申请专利范围第19项之快取记忆体系统,其中该驱动及存取装置包括一个列驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余驱动器,其系耦连至记忆体阵列供根据被解码的字元线驱动所需冗余字元线,及一个感测放大器及位元解码器,供输出被驱动字元线之所需位元。23.如申请专利范围第19项之快取记忆体系统,其中该RE2信号产生装置又包括于产生RE2信号前决定资料是否存在于该记忆体阵列之装置,该接收及解码装置包括位址缓冲器供接收位址输入,一个前解码器供接收位址缓冲器输出及解码位址输入,及一个列冗余解码器供接收位址缓冲器之输出及根据规定冗余解码解码该位址输入,及该驱动及存取装置包括一个列驱动器耦连至记忆体阵列供根据被解码的字元线驱动所需字元线,一个冗余列驱动器耦连至记忆体阵列供根据被解码之字元线驱动所需冗余字元线,及一个感测放大器及位元解码器供输出被驱动字元线所需位元。图式简单说明:第一图显示业界已知标准孤立DRAM晶片之示意代表图;第二图示例说明合并习知DRAM晶片作为第三层次快取记忆体之快取记忆体系统之简化示意图;第三图显示根据本发明之具体例之孤立DRAM晶片之示意代表图;第四图示例说明合并本发明之孤立DRAM晶片作为第三层次快取记忆体之快取记忆体系统之简化示意图;第五图为根据本发明之第一字组启动信号及第二字组启动信号之时程图;及第六图显示根据本发明之第二具体例之孤立DRAM晶片之示意代表图。 |
