| 主权项 |
1.一种半导体记忆装置,其系包含:记忆格,其可以储存资料且其以矩阵形式排列;至少一对位元线,其连接至记忆格;字线,用于从记忆格取出资料到位元线对;感测放大器,将其套入每对位元线,以侦测其之间的电位差,并将其放大至预定位准;写入放大器,将从外界来的写入资料输入至其中,且其驱动资料通道线的互补对;输入电路,用于将资料通道线供应到每对资料线;与至少一个放大电路,另在当写入放大器驱动资料通道线对时,用于侦测资料通道线之间的电位差,并将其放大至预定位准。2.如申请专利范围第1项所述之半导体记忆装置,其中放大电路具有布局结构为使用感测放大器,其安装于连接至记忆格的位元线对,以在用于记忆格之区域的尾端进行处理。3.如申请专利范围第1项所述之半导体记忆装置,其中放大电路具有布局结构为使用感测放大器,其安装于感测放大器区域,其对应到一区段,其中将用于记忆格之区域中的字线与低阻抗材质以内衬连线相互连接,以抑制字线中的延迟。4.如申请专利范围第1项所述之半导体记忆装置,其中列位准被指派至字线。5.如申请专利范围第1项所述之半导体记忆装置,其中字线是用多晶矽所制成。6.如申请专利范围第1项所述之半导体记忆装置,其中低阻抗金属的配线系包含铝或钨横过字线并与字线平行,且字线与金属配线藉由内衬连线以相等的间隔相互连接。图式简单说明:第一图为说明习知技术中半导体记忆装置与其布局结构的方块图。第二图为习知半导体记忆装置与其布局结构之写入操作的时序图表。第三图为习知半导体记忆装置与其布局结构之方块写入操作的时序图表。第四图为说明依照本发明之实施例的方块图。第五图为依照本发明之实施例之写入操作的时序图表。第六图为显示依照本发明之实施例之主要区段的电路图。第七图为依照本发明之实施例之主要区段之操作的时序图表。 |
