半导体装置

摘要

本发明提供一种杂讯特性良好的半导体装置，其系于半导体基板(101)或井上具有信号输入焊垫(116)，及用以放大输入于该信号输入焊垫的信号之放大段之半导体装置，其中于输入焊垫下方，及从输入焊垫起至放大段元件的配线(115)之下方，具有被赋予与半导体基板或井相同电位之低电阻层(121)，特别为矽化金属层。由于该低电阻层系使其电位降为接地电位，故基板电阻减少，基板之热杂讯减少，使得经由层间膜电容而输入放大段之杂讯减少，可达成装置整体之低杂讯化。低电阻层可不必直接接触于基板，也可为闸极多晶矽膜(141)上之矽化金属层(142)。

主权项

1.一种半导体装置,系于半导体基板或井上具有信号输入焊垫,及用以放大输入于该信号输入焊垫的信号之放大段,其特征为:于上述输入焊垫之下方,及从输入焊垫起至上述放大段的元件之配线下方,具备被赋予与上述半导体基板或井同一电位之低电阻层。2.如申请专利范围第1项之半导体装置,其中上述低电阻层为经予低电阻化之矽化金属层。3.如申请专利范围第2项之半导体装置,其中上述矽化金属层系形成于上述输入焊垫或位于上述配线下方之矽基板表面上或井上。4.如申请专利范围第2项之半导体装置,其中上述矽化金属层系藉金属矽化制程形成于元件隔离膜上所形成之多晶矽层上。5.如申请专利范围第1项之半导体装置,其中上述放大段系由梳子形MOS电晶体构成。图式简单说明:第一图系表示有关本发明第1实施形态之输入部之配置俯视图。第二图系对应于第一图之元件剖视图。第三图系为制得第一图及第二图之构成之一制程剖视图。第四图系表示第三图所示制程之后续制程剖视图。第五图系表示有关本发明第2实施形态之半导体装置之输入部之配置俯视图。第六图系对应于第五图之元件剖视图。第七图系为制得第五图及第六图所示构成之一制程剖视图。第八图系表示第七图所示制程之后续制程剖视图。第九图系表示以往所使用之低杂讯电晶体之梳子形结构之电晶体俯视图。第十图系用以说明以往之输入电晶体之问题之元件剖视图。