| 摘要 |
一种半导体记忆装置,能增加资料处理速度以及资料输入与输出接脚DQ的效率,以及一种控制该记忆装置读取与写入的方法。在写入操作中接受到读取指令时,资料先进先出(FIFO)电路会暂时储存写入资料,并在读取操作完成后,暂时的将所储存的写入资料输出到记忆单元阵列中。在写入操作中接受到读取指令时,位址FIFO电路会暂时储存对应于写入资料的位址,并在读取操作完成后,暂时的将所储存的写入位址输出到记忆单元阵列中。控制信号产生器会产生复数个控制信号,控制资料FIFO电路与位址 FIFO电路,以反应写入指令与读取指令。当读取操作的位址与储存在位址FIFO电路内的位址不一致时,不会从记忆单元阵列输出资料来,而会输出储存在资料FIFO电路内的写入资料。储存在资料FIFO电路内的写入资料数目以及储存在位址FIFO电路内位址数目，是依据半导体记忆装置的行位址快闪(CAD)闲置时间来做变动的。能改良资料输入及输出引脚的资料处理速度及效率之半导体记忆器装置以及用以控制该装置读出与写入之方法。 |
| 主权项 |
1.一种半导体记忆装置,包括:一记忆单元阵列;一资料储存装置,能在写入操作中接收到读取指令时,暂时储存写入资料,并在读取操作完成后,暂时输出所储存的写入资料到记忆单元阵列;一位址储存装置,能在写入操作中接收到读取指令时,暂时储存对应于写入资料的位址,并在读取操作完成后,暂时输出所储存的位址到记忆单元阵列;以及一控制信号产生器,产生复数个控制信号,来控制资料储存装置与位址储存装置,以反应写入指令与读取指令,其中的资料在读取操作时的位址与储存在位址储存装置内的位址一致时,并不是从记忆单元阵列输出,而是输出储存在资料储存装置内的资料。2.如申请专利范围中第1项之半导体记忆装置,其中该资料储存装置是一种先进先出(FIFO)电路。3.如申请专利范围中第1项之半导体记忆装置,其中储存在资料储存装置的写入资料数目,会随半导体记忆装置的CAS闲置而变动。4.如申请专利范围中第1项之半导体记忆装置,其中该位址储存装置是一种FIFO电路。5.如申请专利范围中第1项之半导体记忆装置,其中储存在位址储存装置的位址数目,会随半导体记忆装置的CAS闲置而变动。6.一种控制包括记忆单元阵列之半导体记忆装置的读取与写入方法,包括以下步骤:在写入操作中接收到读取指令时,暂时储存写入资料,并在读取操作完成后,暂时输出所储存的写入资料到记忆单元阵列;在写入操作中接收到读取指令时,暂时储存对应于写入资料的位址,并在读取操作完成后,暂时输出所储存的位址到记忆单元阵列;以及比较读取操作时的位址及所储存的位址,在读取操作时的位址与储存在位址储存装置内的位址一致时,并不是输出记忆单元阵列的资料,而是输出所储存的位址。7.如申请专利范围中第6项之半导体记忆装置,其中储存在资料储存装置的写入资料数目,会随半导体记忆装置的CAS闲置而变动。8.如申请专利范围中第6项之半导体记忆装置,其中储存在位址储存装置的位址数日,会随半导体记忆装置的CAS闲置而变动。图式简单说明:第一图的时序图是比较SDR SDRAM中DQ的资料处理速度与效率以及DDR SDRAM中DQ的资料处理速度与效率;第二图是依据本发明的DDR SDRAM的方块图;第三图是第二图控制信号产生器的详细电路图;第四图是第二图位址先进先出(FIFO)电路以及相关电路的详细电路图;第五图是第二图资料FIFO电路的详细电路图;第六图A至第六图D显示出第二图中依据本发明DDRSDRAM操作的时序图。 |
