| 主权项 |
1.一种同时于一半导体晶片上制作一浅沟隔离(shallow trench isolation,STI)与一静电放电(electrostaticdischarge ,ESD)保护元件的方法,该半导体晶片上包含有一基底(substrate),以及一井(well)区域设于该基底内,该方法包含有下列步骤:于该基底表面形成一罩幕层,其包含有一第一浅沟图案以及一第二浅沟图案,其中该第二浅沟图案位于该井区域内,且该第一浅沟图案包含有一第一宽度之第一开口,该第二浅沟图案包含有一第二宽度之第二开口,且该第二宽度小于该第一宽度;进行一乾蚀刻(dry etch)制程,经由该第一开口以及该第二开口蚀刻该基底,以同时于该基底上形成一具有倾斜侧壁且垂直剖面为梯形之第一浅沟,以及且垂直剖面为倒三角形之一第二浅沟,其中该第二浅沟与该第一浅沟具有约略相同斜率之侧壁,且该第二浅沟之深度小于该第一浅沟之深度;于该第一浅沟内以及该第二浅沟内填入一绝缘层;以及于该第二浅沟两侧之该基底中分别形成一掺杂区(doped region)。2.如申请专利范围第1项之方法,其中该基底系为一矽基底。3.如申请专利范围第1项之方法,其中该井区域系为一P型井或为一N型井。4.如申请专利范围第1项之方法,其中该第一宽度约为0.22至0.35微米之间,而该第二宽度小于0.2微米。5.如申请专利范围第1项之方法,其中该静电放电保护元件系为一双载子电晶体(bipolar junction transistor,BJT)。6.如申请专利范围第1项之方法,其中该掺杂区包含有与该井区域不同半导体型式之掺质(dopants)。7.一种制作一静电放电保护元件的方法,该方法包含有下列步骤:提供一半导体晶片,其上包含有一基底,以及一井区域设于该基底内;于该基底表面上形成一罩幕层,包含有一宽度小于0.2微米之开口位于该井区域;进行一乾蚀刻(dry etch)制程,经由该开口蚀刻该基底,以于该基底上形成一垂直剖面为倒三角形之一浅沟;于该浅沟内填入一绝缘层;以及于该浅沟两侧之该基底中分别形成一掺杂区。8.如申请专利范围第7项之方法,其中该基底系为一矽基底。9.如申请专利范围第7项之方法,其中该井区域系为一P型井或为一N型井。10.如申请专利范围第7项之方法,其中该静电放电保护元件系为一双载子电晶体。11.如申请专利范围第7项之方法,其中该掺杂区包含有与该井区域不同半导体型式之掺质。图式简单说明:图一至图三为习知ESD保护电路之制作方法示意图。图四至图六为本发明ESD保护电路之制作方法示意图。 |
