| 主权项 |
1. 一种半导体积体电路装置,主要系,把堆积在半导体晶片上的层间绝缘膜之一部份,以含有硼的氧化矽膜构成之半导体积体电路装置,其特征为,沿前述半导体晶片之外围部设置比前述含有硼的氧化矽膜和堆积在其上层之层间绝缘膜的界面深之缝隙者。2. 如申请专利范围第1项所述之半导体积体电路装置,其中,在前述半导体晶片的外围部,设有为了遮断从前述半导体晶片之侧壁侵入的水份用之护环,而前述缝隙系设在前述护环的外侧者。3. 如申请专利范围第1项所述之半导体积体电路装置,其中,覆盖前述半导体晶片的表面之钝化膜的至少一部份系由氧化矽膜而成者。4. 如申请专利范围第1项所述之半导体积体电路装置,其中,前述氧化矽膜中的硼浓度为10克分子%以上者。5. 如申请专利范围第4项所述之半导体积体电路装置,其中,前述氧化矽膜中的硼浓度为约13克分子%者。6.如申请专利范围第1项所述之半导体积体电路装置,其中,前述半导体积体电路装置,系具有在记忆格选择用MISFET的上部配置资讯储存用电容元件之堆叠构造的记忆格的DRAM,而前述含有硼之氧化矽膜,系构成前述记忆格的上层之层间绝缘膜的一部份者。7. 如申请专利范围第6项所述之半导体积体电路装置,其中,在前述含有硼的氧化矽膜之上层,将堆积未含有硼的氧化矽膜,而在前述未含有硼之氧化矽膜上,至少有一部份系堆积有由氧化矽膜而成的钝化膜者。8. 一种半导体积体电路装置,主要系,在具有:4方形主面的外围部之第1领域,和有前述第1领域的内侧之第2领域的半导体基板,和形成在前述第1领域,具有源极领域,汲极领域及闸电极之多数的MISFET,和形成在前述第1及第2领域,在前述第1领域具有露出前述多数的MISFET之源极领域或汲极领域的第1连接孔,和在前述第2领域具有露出形成在半导体基板主要之半导体领域的第2连接孔之含有硼的氧化矽膜,和在前述第1领域,形成在前述第1连接孔内及前述含有硼的氧化矽膜上之第1导体层,和在前述第2领域,形成在前述第2连接孔内及前述含有硼的氧化矽膜上之第2导体层,和具有形成在前述第1及第2配线上的未含有硼之氧化矽层的半导体积体电路装置,其特征为,前述第2配线,系沿着前述4方形的主面之外围部连续地配置,在前述第2领域,前述第2配线的外侧,系形成有贯通前述含有硼之氧化矽膜和前述未含有硼的氧化矽膜之界面的沟者。9. 一种半导体积体电路装置之制造方法,其特征为,具有:在有主面的半导体基板上形成第1绝缘膜之工程,和在前述第1绝缘膜上形成第1配线层的工程,和在第1配线层上形成由含有硼之氧化矽膜而成的第2绝缘膜之工程,和在前述第2绝缘膜上形成第2配线层的工程,和在前述第2配线层上形成由未含有硼之氧化矽膜而成的第3绝缘膜之工程,和在前述第3绝缘膜开口如露出前述第2配线层的连接孔,同时在前述半导体基板之主面的外围部份开口从前述第3绝缘膜到达前述第3绝缘膜和前述第2绝缘膜之界面的沟之工程者。10. 如申请专利范围第9项所述之半导体积体电路装置之制造方法,其中前述沟系在前述半导体晶片的周围连续地形成者。图示简单说明:[图1]为显示形成本发明的一实施例之DRAM的半导体晶片之外观的平面图。[图2]为显示本发明之一实施例的DRAM之半导体晶片的主要部份截面图。[图3]为显示形成本发明之一实施例的DRAM之半导体晶片和划片领域的平面图。[图4]为显示本发明之一实施例的DRAM之制造方法的半导体晶片之主要部份截面图。[图5]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图6]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图7]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图8]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图9]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图10]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图11]为显示本发明的一实施例之DRAM的制造方法之半导体基板的主要部份截面图。[图12]为显示BPSG膜中的硼浓度和配线侧壁部之回流角()的关系之图表。[图13]为显示BPSG膜中的硼浓度和根据在晶片端部之裂 |
