积体电路之自动对准接触的制造方法及结构

摘要

一种积体电路元件自动对准接触的制造方法，首先，在半导体矽基板上，长出一层闸氧化层(gate oxide)，接着，沈积一层复晶矽层于闸氧化层之上，以作为场效电晶体的闸极之用，然后，连绩沈积四乙氧基矽烷(TEOS)和氮化矽介电层于复晶矽层之上，再利用微影及电浆蚀刻的技术，制定出堆叠闸极的图案。接着，在接触(contact)开口及堆叠闸极的复晶矽层侧壁生长出一层薄的复晶矽氧化层(poly oxide)，再连续沈积氮化矽层和四乙氧基矽烷(TEOS)层，利用非均向性电浆蚀刻技术，制定出氮化矽／四乙氧基矽烷侧壁子(spacer)于堆叠闸极的两侧。最后，再沈积氮化矽和硼磷搀杂玻璃(BPSG)等介电层于堆叠闸极之上，如此利用本发明制程的高品质自对准接触结构于焉完成。

主权项

1.一种积体电路之自动对准接触的制造方法,系包含下列步骤:(a)在半导体矽基板上形成闸氧化层;(b)形成复晶矽层于所述闸氧化层之上;(c)连续沈续第一介电层和第二介电层于所述复晶矽层之上;(d)利用微影及电浆蚀刻技术,将所述闸氧化层、复晶矽层、第一介电层和第二介电层制定出堆叠闸极以及自动对准接触区域的图案;(e)长出一层复晶矽氧化层膜于自动对准接触区域之半导体矽基板上以及所述闸氧化层、复晶矽层的两侧;(f)连续沈续第三介电层和第四介电层于所述复晶矽氧化层膜之上;(g)利用非均向性电浆蚀刻技术,将所述第三介电层和第四介电层制定出侧壁子的图案于所述堆叠闸极两侧;(h)连续沈积第五介电层和第六介电层于所述堆叠闸极之上;(i)利用微影和电浆蚀刻技术,形成自动对准接触开口;以及(j)沈积金属层于所述自动对准接触内。2.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,于步骤(i)后,再多增加一个将所述半导体矽基板稍微浸在氢氟酸(HF)溶液中以除去接触开口自然氧化层(native oxide)的步骤。3.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述复晶矽层,其厚度系介于1000到3000埃之间。4.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第一介电层,系为四乙氧基矽烷(tetraethoxysilane;TEOS),其厚度介于500至1000埃之间。5.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第二介电层,系为氮化矽,其厚度介于1000到2000埃之间。6.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第三介电层,系为氮化矽,其厚度介于100到500埃之间。7.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第四介电层,系为四乙氧基矽烷(TEOS),其厚度介于2000至4000埃之间。8.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第五介电层,系为氮化矽,其厚度介于100到500埃之间。9.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述第六介电层,系为硼磷搀杂玻璃膜(BPSG),其厚度介于2000至4000埃之间。10.如申请专利范围第1项所述之积体电路之自动对准接触的制造方法,其中所述金属系为铝(A1)或铝矽(AlSi)合金或铝矽铜(AlSiCu)合金,其厚度为5000到12000埃之间。11.一种积体电路之自动对准接触结构,包括有:一闸氧化层;一复晶矽层,形成在该闸氧化层之上,而与该闸氧化层共同形成堆叠极结构;一第一介电层,形成在该复晶矽层之上;一第二介电层,形成在该第一介电层之上;一侧壁子,形成在该堆叠闸极结构的两侧,而该侧壁子系包含复晶矽氧化层、第三介电层和第四介电层;一第五介电层,形成在该第四介电层之上;一第六介电层,形成在该第五介电层之上。12.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述复晶矽层,其厚度系介于1000到3000埃之间。13.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第一介电层,系为四乙氧基矽烷(tetraethoxysilane;TEOS),其厚度介于500至1000埃之间。14.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第二介电层,系为氮化矽,其厚度介于1000到2000埃之间。15.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第三介电层,系为氮化矽,其厚度介于100到500埃之间。16.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第四介电层,系为四乙氧基矽烷(TEOS),其厚度介于2000至4000埃之间。17.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第五介电层,系为氮化矽,其厚度介于100到500埃之间。18.如申请专利范围第11项所述之积体电路之自动对准接触结构,其中所述第六介电层,系为硼磷搀杂玻璃膜(BPSG),其厚度介于2000至4000埃之间。19.一种积体电路之堆叠闸极结构,系包含:一闸氧化层;一复晶矽层,形成在该闸氧化层之上;一第一介电层,形成在该复晶矽层之上;一第二介电层,形成在该第一介电层之上。20.如申请专利范围第19项所述之积体电路之堆叠闸极结构,其中所述复晶矽层,其厚度系介于1000到3000埃之间。21.如申请专利范围第19项所述之积体电路之堆叠闸极结构,其中所述第一介电层,系为四乙氧基矽烷(tetraethoxysilane;TEOS),其厚度介于500至1000埃之间。22.如申请专利范围第19项所述之积体电路之堆叠闸极结构,其中所述第二介电层,系为氮化矽,其厚度介于1000到2000埃之间。图示简单说明:第一图为利用习知技艺制作的自动对准接触之矽基板剖面图。第二图至第六图为本发明实施例之制程剖面图(process cross sectional view)。