| 主权项 |
1.一种制造包装之积体电路元件之方法,包含下列步骤:提供一具有有源表面及第二表面之晶片,上述第二表面大体上平行且相对于有源表面;在上述晶片之有源表面上制成许多积体电路模片,各积体电路模片包含大量垫片;将第一电绝缘板附着至上述晶片之有源表面上之上述许多积体电路模片;将上述许多积体电路模片彼此分开,俾界定积体电路模片之边缘,且上述模片仍然附着至上述绝缘板;以保护密封剂大体上包围上述边缘上之积体电路及第二表面;以及其后将晶片及保护密封剂及附着之绝缘板切片,藉以界定许多预先包装之积体电路元件。2.如申请专利范围第1项之方法,并且其中切片步骤使上述大量垫片之横截面露出。3.如申请专利范围第1项之方法,并且亦包含诸步骤为在由上述切片步骤形成之积体电路边缘上提供一导电层,以及使与上述大量垫片之诸个别垫片相通之导电层部分电隔开。4.如申请专利范围第3项之方法,并且其中在提供一导电层之步骤前,沿上述积体电路之切片边缘存在有一电绝缘层。5.如申请专利范围第3项之方法,并且其中提供导电层之步骤包含亦在积体电路之非边缘部分形成一导电涂层。6.如申请专利范围第1项之方法,并且其中切片步骤系在诸位置完成,从而在所获得之积体电路之切片边缘不露出矽基片。7.如申请专利范围第1项之方法,并且其中带有积体电路之许多晶片以叠层排列方式接合在一起,以提供多层积体电路元件。8.如申请专利范围第1项之方法,并且亦包含上述含有露出垫片边缘之积体电路元件之电触点之抗蚀处理。9.一种制造包装之积体电路元件之方法,包含下列步骤:提供一具有有源表面及第二表面之晶片,上述第二表面大体上平行且相对于有源表面;在上述晶片之有源表面上制成许多积体电路模片,各积体电路模片包含大量垫片;将第一电绝缘板附着至上述晶片之有源表面上之上述许多积体电路模片;将上述许多积体电路模片彼此分开,俾界定积体电路模片之边缘,且上述模片仍然附着至上述绝缘板;以保护密封剂大体上包围上述边缘上之积体电路模片;将第二绝缘板附着至上述晶片第二表面上之许多积体电路模片;以及其后将晶片及保护密封剂及附着之绝缘板切片,藉以界定许多预先包装之积体电路元件。10.如申请专利范围第9项之方法,并且其中切片步骤使上述大量垫片之截面露出。11.如申请专利范围第9项之方法,并且亦包含诸步骤为在上述积体电路之切片边缘上提供一导电层,以及使与上述大量垫片之诸个别垫片相通之导电层部分电隔开。12.如申请专利范围第11项之方法,并且其中在提供一导电层之步骤前,沿上述积体电路之切片边缘存在有一电绝缘层。13.如申请专利范围第11项之方法,并且其中提供导电层之步骤包含亦在积体电路之非边缘部分形成一导电涂层。14.如申请专利范围第9项之方法,并且其中切片步骤系在诸位置完成,从而在所获得之积体电路之切片边缘不露出矽基片。15.如申请专利范围第9项之方法,并且其中带有积体电路之许多晶片以叠层排列方式接合在一起,以提供多层积体电路元件。16.如申请专利范围第9项之方法,并且亦包含上述含有露出垫片边缘之积体电路元件之电触点之抗蚀处理。17.如申请专利范围第16项之方法,并且亦包含步骤为将上述积体电路模片彼此分开,从而界定许多积体电路元件。18.如申请专利范围第1项之方法,并且亦包含步骤为使用镀铬溶液于大量垫片上施加抗蚀处理。图示简单说明:第一图为一种根据本发明之较佳实施例所构造及操作之积体电路元件之简化图示;第二图为一保护包装层附着至一含许多积体电路模片之晶片之简化图示;第三图为在保护包装层附着至晶片后,晶片刻痕以界定诸个别模片之简化图示;第四A,四B,四C,四D及四E图为在根据本发明之较佳实施例制造积体电路元件时,各阶段之剖面图。第五图为将第四E图之晶片切割成制成之积体电路元件之部份切开详细图示;第六图为一个别预先包装模片在切割后之图示;第七图为第六图之模片在导电涂层涂敷后及在光敏抗蚀剂平板印刷后之图示;第八图为一特别适合垂直安装之积体电路包装替代性构形之图示;第九图为一根据本发明之较佳实施例,具有基片隔离之积体电路模片之图示;第十图为一根据本发明之较佳实施例所构造及操作之多模片积体电路包装之图示;第十一A,十一B,十一C,十一D,十一E,十一F,十一G,十一H,十一I,十一J,十一K,十一L及十一M图为在根据本发明之较佳实施例制造积体电路元件时,各阶段之剖面图;以及第十二A及十二B图为用以完成本发明方法之设备之简化方块面。 |
