| 主权项 |
1.一种半导体记忆装置,包括:一第一导电型态半导体基体连接于接地电压;一第二导电型态的第一井区形成于该半导体基体上并连接至该接地电压;一第一导电型态之第二井区被埋入于该第一井区内;一第二导电型态之第一杂质区域并连接至一输入/输出接点;以及第二杂质区域被埋入该第二井区内并与该第一杂质区域分离埋入且连接至该接地电压。2.如申请专利范围第1项之半导体记忆装置,其中该第一导电型态系p 型杂质,而该第二导电型态系n 型杂质。3.如申请专利范围第1项之半导体记忆装置,其中该第二杂质区域包括一第一导电型态之第三杂质区域以及一第二导电型态之第四杂质区。4.一种半导体记忆装置,包括:一第一导电型态半导体基体连接于接地电压;一第二导电型态的第一井区形成于该半导体基体上并连接至一电源电压;一第一导电型态之第二井区被埋入于该第一井区内;一第二导电型态之第一杂质区域并连接至一输入/输出接点;以及第二杂质区域被埋入该第二井区内并与该第一杂质区域分离埋入且连接至该电源电压。5.如申请专利范围第4项之半导体记忆装置,其中该第一导电型态系n 型杂质,而该第二导电型态系p 型杂质。6.如申请专利范围第5项之半导体记忆装置,其中该第二杂质区域包括一第一导电型态之第三杂质区域以及一第二导电型态之第四杂质区。图示简单说明:第一图系习知半导体记忆装置之一实施例截面图;第二图系第一图半导体记忆装置之等效电路图;第三图系习知半导体记忆装置之另一实施例截面图;第四图系第四图半导体记忆装置之等效电路图;第五图系本发明半导体记忆装置之一较佳实施例截面图;第六图系第五图半导体记忆装置之等效电路图;第七图系第五图之半导体记忆装置之p 型井内之电流对电压特性图;第八图系第五图之半导体记忆装置之n 型井内之电流对电压特性图;第九图系第五图之半导体记忆装置之基体内之电流对电压特性图。 |
