| 主权项 |
1.一种制造半导体装置用之电容器的方法,其包括的步骤有:形成一第一导电层图案及一具有接触孔的蚀刻阻止层图案在一半导体基层上;形成一层间隔绝层于该半导体基层的整个表面之上,以便覆盖该蚀刻阻止层图案;在第一导电层图案之间,使用该蚀刻阻止层图案当作蚀刻终点,对该层间隔绝层进行蚀刻,以形成层间隔绝层图案;移开该层蚀刻间隔绝层图案;在第一导电层图案以及层间隔绝层图案所在的整个半导体基层表面上形成介电质层;以及在该介电质层上形成第二导电层。2.如申请专利范围第1项之方法,其中该层间隔绝层是由包含氧化矽,USG,SOG与BPSG的一群组所选出之一所形成。3.如申请专利范围第1项之方法,其中该蚀刻阻止层图案是由SiN,TiN与BN的一群组所选出之一所形成。4.如申请专利范围第1项之方法,其中该蚀刻阻止层图案的形成厚度为100-5000A。5.如申请专利范围第1项之方法,其中该第一导电层图案上,进一步形成黏接层,以改善与该蚀刻阻止层图案的接触电阻。6.如申请专利范围第5项之方法,其中该黏接层是由Ti,TiSiN,TaSiN,TaAlN或TiN所形成。7.如申请专利范围第1项之方法,其中该层间隔绝层的蚀刻是利用CMP或蚀平制程来进行的。8.如申请专利范围第1项之方法,其中该层间隔绝层图案被进一步蚀刻,以便具有比该第一导电层图案还小的高度,在蚀刻该层间隔绝层后。9.如申请专利范围第1项之方法,其中该介电质层是由包含Ta2O5,SiO2,SrTiO3,(Ba,Sr)TiO3,PbZrTiO3,SrBi2Ta2O9,(Pb,La)(Zr,Ti)O3,Bi4Ti3O12或其组合的一群组所选出之一所形成。10.如申请专利范围第1项之方法,其中该第一导电层图案与第二导电层图案是由包含单一或多层的Pt族金属与Pt族金属氧化物,以及单一或多层的难熔金属与难熔金属的氧化物的一群组所选出之一所形成。11.如申请专利范围第10项之方法,其中该Pt族金属氧化物是由IrO2,RuO2或OsO2的一群组所选出之一所形成。12.如申请专利范围第10项之方法,其中该难熔金属的氧化物是由包含W,TiN,TiW与WN的一群组所选出之一所构成。13.一种制造半导体装置用之电容器的方法,其包括的步骤有:形成第一层间隔绝层,具有接触孔在半导体基层上;形成接触头层,埋在该接触孔中;接着在该接触头层与该第一层间隔绝层上形成阻障层图案,第一导电层图案与蚀刻阻止层图案,以便电性连接到该接触头层;在整个半导体基层表面上形成第二层间隔绝层,以便覆盖住该蚀刻阻止层图案;在阻障层与第一导电层之间,以该蚀刻阻止层图案当作蚀刻终点,对第二层间隔绝层进行蚀刻,在该第一层间隔绝层上形成第二层间隔绝层图案;移开该层间隔绝层;在第一导电层图案以及层间隔绝层图案所在的整个半导体基层表面上形成介电质层;以及在该介电质层上形成第二导电层。14.如申请专利范围第13项之方法,其中该蚀刻阻止层图案是由包含SiN,TiN与BN的一群组所选出之一所形成。15.如申请专利范围第13项之方法,其中该第二层间隔绝层的蚀刻是利用CMP或蚀平制程来进行的。16.如申请专利范围第13项之方法,其中该第二层间隔绝层被进一步蚀刻,以便具有比该第一导电层图案还小的高度,在蚀刻该第二层间隔绝层后。17.如申请专利范围第13项之方法,其中该第二层间隔绝层是由包含氧化矽,USG,SOG与BPSG的一群组所选出之一所形成。18.如申请专利范围第13项之方法,其中该接触头层是由包含难熔金属,多晶矽,Pt族金属,金属矽化物与上述组合物的一群组所选出之一所形成。19.如申请专利范围第13项之方法,其中该阻障层图案是由包含导电氧化物,难熔金属,Pt族金属,难熔金属矽化物,难熔金属氮化物与上述组合物的一群组所选出之一所形成。20.如申请专利范围第13项之方法,其中该阻障层图案是由Ti,W,Ir,Ru,TiSix,WSi,TiSiN,TaSiN,IrO2,RuO2,WN,TiN与上述组合物的一群组所选出之一所形成。21.如申请专利范围第13项之方法,其中该阻障层图案是由包含Ta2O5,SiO2,SrTiO3,(Ba,Sr)TiO3,PbZrTiO3,SrBi2Ta2O9,(Pb,La)(Zr,Ti)O3,Bi4Ti3O12与其组合的一群组所选出之一所形成。22.如申请专利范围第13项之方法,其中该第一导电层图案与第二导电层图案是由包含单一或多层的Pt族金属与Pt族金属氧化物,以及单一或多层的难熔金属与难熔金属的氧化物的一群组所选出之一所形成。23.如申请专利范围第13项之方法,其中该Pt族金属氧化物是由包含IrO2,RuO2或OsO2的一群组所选出之一所形成。24.如申请专利范围第13项之方法,其中该黏接层进一步在该第一导电层图案上形成,以改善与该蚀刻阻止层图案的黏接性。图式简单说明:第一图是给半导体用的习用电容器剖示图;第二图是给半导体用的另一习用电容器剖示图;第三图与第四图是制造给半导体用的再另一习用电容器剖示图;第五图到第九图是依据本发明第一实施例制造给半导体用的电容器剖示图;第十图到第十七图是依据本发明第二实施例制造给半导体用的电容器剖示图;以及第十八图是依据本发明第三实施例制造给半导体用的电容器剖示图。 |
