| 主权项 |
1.一种运算处理装置,系为具备为了加算具有各个为2的补数所表现的2进数且相互相异的加权値之复数个部分积的部分积加算器之运算处理装置;前述部分积加算器具备为了进位保存加算前述复数个部分积因而具有复数个输入与至少1个的输出之进位保存加算器,及为了在比前述第1部分积的代码位数还上位的复数个位数,设定前述第1部分积的代码位数之値与其他部分积的代码位数之値的复数个逻辑演算値,而使其代码扩张具有前述复数个部分积当中最小加权値的部分积之逻辑电路,其特征为:在于前述进位保存加算器,前述复数个输入当中特定的输入至少与1个其他的输入作比较而将较短传送延迟呈现在与前述输出之间,且以前述逻辑电路所代码扩张的前述第1部分积分配在前述特定的输入。2.如申请专利范围第1项之运算处理装置,其中以前述逻辑电路所代码扩张的前述第1部分积,系为在前述复数个输入当中与前述输出之间被分配在呈现最短传送延迟的输入。3.如申请专利范围第1项之运算处理装置,其中前述逻辑电路,具备决定从比前述第1部分积的代码位数还1位数上位之位数至对应于具有前述复数个部分积当中最大加权値之部分积(最上位部分积)的代码位数位置之位置的前述第1部分积之位数为止的各个之値的功能。4.如申请专利范围第1项之运算处理装置,其中前述逻辑电路,具备:在从前述第1部分积的代码位数还1位数上位之位数,至对应于比具有前述复数个部分积当中第2小加权値之部分积(第2部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位数,设定前述第1部分积的代码位数之値;且在对应于前述第2部分积的代码位数位置之位置的前述第1部分积之位数,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第2部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于前述最上位部分积的代码位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的逻辑和値之功能。5.如申请专利范围第3项之运算处理装置,其中前述逻辑电路,具备:在从比前述第1部分积的代码位数还1位数上位之位数,至对应于比具有前述复数个部分积当中第2小加权値之部分积(第2部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位置为止,设定前述第1部分积的代码位数之値;且在对应于前述第2部分积的代码位数位置之位置的前述第1部分积之位数,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第2部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于比具有前述复数个部分积当中第3小加权値之部分积(第3部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的逻辑和値;且在对应于前述第3部分积的代码位数位置之位置的前述第1部分积之位数,设定前述逻辑和値与前述第3部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第3部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于前述最上位部分积的代码位数位置之位置的前述第1部分积之位数为止,设定前述逻辑和値与前述第3部分积的代码位数之値的逻辑和値之功能。6.一种乘算器,系为为了算出各个为2的补数所表现的2进数之被乘数与乘数之积的乘算器,具备为了从前述乘数产生复数个解码値之乘数解码器,及为了从前述被乘数与前述复数个解码値,产生具有各个为2的补数所表现的2进数且相互相异的加权値的复数个部分积之复数个部分积产生器,及用以加算前述复数个部分积而使其求出前述积之部分积加算器;前述部分积加算器,具备为了进位保存加算前述复数个部分积因而具有复数个输入与至少1个的输出之进位保存加算器,及为了在比前述第1部分积的代码位数还上位的复数个位数,设定前述第1部分积的代码位数之値与其他部分积的代码位数之値的复数个逻辑运算値,而使其代码扩张具有前述复数个部分积当中最小加权値的部分积(第1部分积)之逻辑电路;其特征为:在于前述进位保存加算器,前述复数个输入当中特定的输入至少与1个的其他输入作比较而将较短传送延迟呈现在与前述输出之间,且以前述逻辑电路所代码扩张的前述第1部分积被分配在前述特定的输入。7.如申请专利范围第6项之乘算器,其中以前述逻辑电路所代码扩张的前述第1部分积,系为在前述复数个输入当中与前述输出之间被分配在呈现最短传送延迟的输入。8.如申请专利范围第6项之乘算器,其中前述逻辑电路,具备决定从比前述第1部分积的代码位数还1位数上位之位数,至对应于具有前述复数个部分积当中最大加权値之部分积(最上位部分积)的代码位数位置之位置的前述第1部分积之位数的各个之値的功能。9.如申请专利范围第8项之乘算器,其中前述逻辑电路,具备:在从比前述第1部分积的代码位数还1数上位之位数,至对应于比具有前述复数个部分积当中第2小加权値之部分积(第2部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値;且在对应于前述第2部分积的代码位数位置之位置的前述第1部分积之位数,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第2部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于前述最上位部分积的代码位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的逻辑和値之功能。10.如申请专利范围第8项之乘算器,其中前述逻辑电路,具备:在从前述第1部分积的代码位数还1位数上位之位数,至对应于比具有前述复数个部分积当中第2小加权値之部分积(第2部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値;且在对应于前述第2部分积的代码位数位置之位置的前述第1部分积之位数,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第2部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于比具有前述复数个部分积当中第3小加权値之部分积(第3部分积)的代码位数还1位数下位的位数位置之位置的前述第1部分积之位数为止,设定前述第1部分积的代码位数之値与前述第2部分积的代码位数之値的逻辑和値;且在对应于前述第3部分积的代码位数位置之位置的前述第1部分积之位数,设定前述逻辑和値与前述第3部分积的代码位数之値的互斥性逻辑和値;且在从对应于比前述第3部分积的代码位数还1位数上位的位数位置之位置的前述第1部分积之位数,至对应于前述最上位部分积的代码位数位置之位置的前述第1部分积之位数为止,设定値前述逻辑和値与前述第3部分积的代码位数之値的逻辑和値之功能。图式简单说明:第一图系为表示本发明乘算器的具体例之方块图。第二图系为表示第一图中部分积加算器的内部构成的一部分之方块图。第三图系为表示第一图中部分积加算器的内部构成的其他部分之方块图。第四图系为表示第二图及第三图中1个4:2压缩器的内部构成之方块图。第五图系为表示第四图中1个全加算器的内部构成之电路图。第六图系为表示具有第二图及第三图的构成之部分积加算器的动作之图。第七图系为表示第二图的变形例之方块图。第八图系为表示具有第七图的构成之部分积加算器的动作之图。 |
