半导体积体电路装置

摘要

半导体积体电路装置(100)系对应于复数资料输出入端子而具备有复数资料输出缓冲器部(310.1~310.j)。各资料输出缓冲器部系藉由与分别独立的电源供给接线垫(bonding pad)及接地电位供给接线垫连接的二个系统的接地配线及电源配线，而接收电源电位及接地电位的供给。若输出「Ｈ」位准，则各资料输出缓冲器部系由二个系统的电源配线将电流供给至对应的资料输出端子。因此，能够抑制至每一系统之电源配线的电流值，而可减少产生于电源配线的杂讯。同样地亦能够减低产生于接地配线的杂讯。

主权项

1.一种半导体积体电路装置,其包括:第一复数之电源供给端子,用以提供对应于输出资料之位准的电源供给电位;复数电源配线,具有与上述第一复数之电源供给端子相同之数量,分别由上述第一复数之电源供给端子提供上述电源供给电位;第二复数之资料输出端子,用以输出资料;以及复数资料输出缓冲器,具有与上述第二复数之资料输出端子相同之数量,分别对应于上述第二复数之资料输出端子而设置,并接收来自一内部电路之资料和驱动对应之上述第二复数之输出端子的电位;其中上述资料输出缓冲器各包括:第三复数之开关装置,分别连接至对应之上述资料输出端子和上述复数电源配线之一者之间;以及控制装置,用以根据来自上述内部电路的资料,使上述第三复数之开关装置成为导通状态。2.一种半导体积体电路装置,其包括:第一复数之第一电源供给端子,用以提供对应于传输于上述装置和一外部装置之间资料之第一位准的第一电源供给电位;复数第一电源配线,具有与上述第一复数之电源供给端子相同之数量,分别由上述第一复数之电源供给端子提供上述第一电源供给电位;复数第二电源供给端子,具有与上述第一复数之电源供给端子相同之数量,用以提供对应于上述资料之第二位准的第二电源供给电位;复数第二电源配线,具有与上述第一复数之电源供给端子相同之数量,分别由上述复数第二电源供给端子提供上述第二电源供给电位;第二复数之资料输出端子,用以输出资料;以及复数资料输出缓冲器,具有与上述第二复数之资料输出端子相同之数量,分别对应于上述第二复数之资料输出端子而设置,并接收来自一内部电路之资料和驱动对应之上述第二复数之资料输出端子的电位;其中上述资料输出缓冲器各包括:第三复数之第一开关装置,分别连接至对应之上述资料输出端子和上述复数第一电源配线之一者之间;第二开关装置,连接于对应之上述资料输出端子和上述复数第二电源配线之间;以及控制装置,用以根据上述内部电路,选择性地控制使得上述第三复数之第一开关装置及上述第二开关装置中之一者成为导通状态。3.如申请专利范围第2项所述的半导体积体电路装置,其中上述控制装置包括延迟装置(19),且上述延迟装置系分别对上述第三复数个的第一开关装置而输出指示在既定时间间隔依序成为导通状态的控制信号。4.如申请专利范围第2项所述的半导体积体电路装置,其中各上述第三复数个的第一开关装置系闸极电位受来自上述控制装置之对应的控制信号所控制的MOS电晶体;且上述控制装置包括:控制信号产生装置,输出响应来自上述内部电路之资料的闸极驱动信号;以及延迟装置(19),将上述闸极驱动信号及依序以既定时间间隔来延迟上述闸极驱动信号的信号当作上述对应的控制信号而分别输出至上述第三复数个的MOS电晶体。5.一种半导体积体电路装置,其包括:第一复数之第一电源供给端子,用以提供对应于传输于上述装置和一外部装置之间资料之第一位准的第一电源供给电位;复数第一电源配线,具有与上述第一复数之电源供给端子相同之数量,分别由上述第一复数之电源供给端子提供上述第一电源供给电位;复数第二电源供给端子,具有与上述第一复数之电源供给端子相同之数量,用以提供对应于上述资料之第二位准的第二电源供给电位;复数第二电源配线,具有与上述第一复数之电源供给端子相同之数量,分别由上述复数第二电源供给端子提供上述第二电源供给电位;第二复数之资料输出端子,用以输出资料;以及复数资料输出缓冲器,具有与上述第二复数之资料输出端子相同之数量,分别对应于上述第二复数之资料输出端子而设置,并接收来自一内部电路之资料和驱动对应之上述第二复数之资料输出端子的电位;其中上述复数资料输出缓冲器各包括;第三复数之第一开关装置,分别连接至对应之上述资料输出端子和上述复数第一电源配线之一者之间;第四复数之第二开关装置,连接于对应之上述资料输出端子和上述复数第二电源配线之间;以及控制装置,用以根据上述内部电路,选择性地控制使得上述第三复数之第一开关装置及上述第四复数之第二开关装置中之一者成为导通状态。6.如申请专利范围第5项所述的半导体积体电路装置,其中上述控制装置包括:第一延迟装置(19),响应来自上述内部电路的资料,而对上述第三复数个的第一开关装置分别输出指示在既定时间间隔依序成为导通状态的第一控制信号;以及第二延迟装置(18),响来自上述内部电路的资料,而对上述第四复数个的第二开关装置分别输出指示在既定时间间隔依序成为导通状态的第二控制信号。7.如申请专利范围第5项所述的半导体积体电路装置,其中各上述第三复数个的第一开关装置系闸极电位受来自上述控制装置之对应的第一控制信号所控制的第一MOS电晶体;各上述第四复数个的第二开关装置系闸极电位受来自上述控制装置之对应的第二控制信号所控制的第二MOS电晶体;且上述控制装置包括:控制信号产生装置,输出响应来自上述内部电路之资料的闸极驱动信号;第二延迟装置,将上述闸极驱动信号及依序以既定时间间隔来延迟上述闸极驱动信号的信号当作上述对应的第一控制信号而分别输出至上述第三复数个的第一MOS电晶体;以及第二延迟装置,将上述闸极驱动信号及依序以既定时间间隔来延迟上述闸极驱动信号的信号当作上述对应的第二控制信号而分别输出至上述第四复数个的第二MOS电晶体。图式简单说明:第一图系显示第一习知例之输出缓冲器电路1000之构造的概略方块图。第二图系说明输出缓冲器电路1000之动作的时序图。第三图系显示第二习知例之输出缓冲器电路1200之构造的概略方块图。第四图系说明输出缓冲器电路1200之动作的时序图。第五图系显示本发明之第一实施例之半导体记忆装置100之构造的概略方块图。第六图系显示第五图所示之输出缓冲器电路200之构造的概略方块图。第七图系显示输出缓冲器电路200之重要部份的概略方块图。第八图系说明输出缓冲器电路200之动作的时序图。第九图系显示接地配线、电源配线之寄生电容的概略图。第十图系显示本发明之第二实施例之输出缓冲器电路300之构造的概略方块图。第十一图系显示输出缓冲器电路300之重覆部份的概略图。第十二图系说明输出缓冲器电路300之动作的时序图。第十三图系显示本发明之第三实施例之输出缓冲器电路400之构造的概略方块图。第十四图系显示输出缓冲器电路400之重要部份的概略方块图。第十五图系说明输出缓冲器电路400之动作的时序图。第十六图系显示第四实施例之电源供给垫的配置图。