| 主权项 |
1.一种半导体装置,其特征是具备有:半导体基板;记忆单元阵列区域,形成在上述之半导体基板上,具有记忆单元被配置成阵列状;和记忆单元阵列邻接区域,被配置在上述之半导体基板上形成与上述之记忆单元阵列区域邻接,具有虚拟单元;上述之记忆单元阵列邻接区域之上述虚拟单元之至少一部份之图型,在上述记忆单元阵列区域和上述记忆单元阵列邻接区域之境界线之近傍区域,对于该境界线,与上述记忆单元之至少一部份之图型形成线对称之关系。2.如申请专利范围第1项之半导体装置,其中上述之虚拟单元包含有正像和镜像,以与上述之记忆单元相同之图型形成。3.如申请专利范围第1或2项之半导体装置,其中上述之虚拟单元包含有基板电位设定部,可以用来将上述半导体基板之基板电位设定在固定电位。4.如申请专利范围第1项之半导体装置,其中上述之记忆单元阵列邻接区域形成包围上述之记忆单元阵列区域之外周。5.一种半导体装置,其特征是具备有:半导体基板;记忆单元阵列区域,形成在上述之半导体基板上,具有记忆单元被配置成阵列状;和电源配线区域,被配置在上述之半导体基板上形成与上述之记忆单元阵列区域邻接,设有电源供给周之电源配线;上述之电源配线区域具有图型尺寸与上述之记忆单元之图型尺寸相同之虚拟单元。6.如申请专利范围第5项之半导体装置,其中上述之虚拟单元之至少一部份之图型,在上述之记忆单元阵列区域和上述之电源配线区域之境界线之近傍区域,对于上述之境界线,与上述之记忆单元之至少一部份之图型形成线对称之关系。7.如申请专利范围第5或6项之半导体装置,其中上述之虚拟单元包含有正像和镜像,以与上述之记忆单元相同之图型形成。8.如申请专利范围第5或6项之半导体装置,其中上述之虚拟单元包含有基板电位设定部,形成与上述之电源配线电连接,可以用来将上述半导体基板之基板电位设定在上述电源配线之电位。9.如申请专利范围第5项之半导体装置,其中上述之记忆单元阵列区域包含有多个之记忆单元阵列区域,上述之电源区域包含有多个之电源区域,上述之多个记忆单元阵列区域和上述之多个电源区域形成每1个单位交替的邻接。10.如申请专利范围第5项之半导体装置,其中上述之电源配线包含有电源电供给用之第1电源配线和接地电位供给用之第2电源配线。11.如申请专利范围第10项之半导体装置,其中上述之记忆单元阵列区域具有用以构成上述之记忆单元之记忆单元用配线;和上述之第1和第2电源配线之形成幅度被设定成分别比上述之记忆单元用配线宽。图式简单说明:第一图是说明图,用来表示本发明之实施形态1之半导体记忆装置(SRAM)之布置全体构造。第二图是俯视图,用来表示与记忆单元区域内之1个记忆单元单位对应之布置图型。第三图是电路图,用来表示第二图之记忆单元区域之布置构造之记忆单元之等値电路。第四图是俯视图,用来表示与形成在打钉区域之1个记忆单元单位相当之区域之布置构造。第五图是俯视图,用来表示与形成在外周用虚拟单元区域之1个记忆单元单位相当之区域之布置构造(之1)。第六图是俯视图,用来表示与形成在外周用虚拟单元区域之1个记忆单元单位相当之区域之布置构造(之2)。第七图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用处拟单元区域之实施形态1之部份布置构造之细部。第八图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态1之部份布置构造之细部。第九图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态1之部份布置构造之细部。第十图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态1之部份布置构造之细部。第十一图是说明,用来表示第七图-第十图之各个之位置关系。第十二图是说明图,用来表未本发明之实施形态2之半导体记忆装置(SRAM)之布置之全体构造。第十三图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态2之部份布置之构造。第十四图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态2之部份布置之构造。第十五图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态2之部份布置之构造。第十六图是俯视图,用来表示包含有记忆单元区域,打钉区域和外周用虚拟单元区域之实施形态2之部份布置之构造。第十七图是说明图,用来表示第十三图-第十六图之各个之位置关系。 |
