| 主权项 |
1.一种半导体装置,其包括:半导体基板(10);活性区域(11),其按照导入杂质的方式形成于上述半导体基板的主表面上;闸极配线(2),其通过绝缘膜(1)叠置于上述半导体基板的主表面上;闸极配线覆盖层(3,4),其由包围上述闸极配线(2),对上述该闸极配线进行保护的氮化膜形成;位元配线(8),其与上述闸极配线(2)立体交叉,形成于闸极配线的顶层上;层间氧化膜(5),其覆盖上述半导体基板的主表面,以及为上述闸极配线覆盖层(3,4)覆盖的上述闸极配线(2);该半导体装置包括记忆单元,该记忆单元具有:第1焊垫接触(20),其穿过上述层间氧化膜(5),从平面看,形成于上述闸极配线(2)与上述位元配线(8)之间,使上述活性区域(11)与顶层的导电配线(30)实现导通;第2焊垫接触(6),其穿过上述层间氧化膜(5),从平面看,与上述位元配线(8)相重覆,并且形成于上述闸极配线(30)之间,使上述活性区域(11)与上述位元配线(8),通过位元线接触(9)之间实现导通;沿上述记忆单元端部,呈点序列状,设置在上述闸极配线(30)之间,通过自对准方式开口而形成的虚设的第1焊垫接触(21);在从上述的虚设的第1焊垫接触(21),经上述活性区域(11),上述第2焊垫接触(6),以及上述位元线接触(9),延伸至上述位元配线(8)的通路上,具有下述机构(3,4,5,7,19),该机构将通过该通路,使上述虚设的第1焊垫接触(21)与上述位元配线(8)之间实现导通切断。2.如申请专利范围第1项之半导体装置,其中,于呈点序列状形成的虚设的第1焊垫接触(21)中的任何一个形成于上述半导体基板的主表面的活性区域(11)以外的区域上,将上述虚设的第1焊垫接触(21)与上述活性区域(11)之间的导通切断。3.如申请专利范围第2项之半导体装置,其中,上述半导体基板的主表面的活性区域(11)以外的区域为分离绝缘膜的区域(19)。4.如申请专利范围第3项之半导体装置,其中,在上述记忆单元的端部,呈点序列状形成两列虚设的第1焊垫接触(21a,21b),相对上述记忆单元,最外端的列的虚设的第1焊垫接触(21b)为形成于上述分离绝缘膜的区域(19)上的点序列状的虚设的第1焊垫接触。5.如申请专利范围第1项之半导体装置,其中,上述位元配线(8)按照迂回的方式形成,以避免与上述位元线接触(9)之间实现导通,将上述位元线接触(9)与上述位元配线(8)之间的导通切断。6.如申请专利范围第1项之半导体装置,其中,上述虚设的第1焊垫接触(21C)在上述层间氧化膜(5)中,不延伸至上述闸极配线覆盖层(3,4)处,而终止于上述层间氧化膜(5)中,将上述虚设的第1焊垫接触(21C)与上述活性区域(11)之间的导通切断。7.如申请专利范围第1项之半导体装置,其中,上述位元线接触(9)不按照穿过形成于层间氧化膜(5)上的绝缘膜(7)的方式形成,而终止于该绝缘膜(7)中,将上述位元线接触(9)与上述第2焊垫接触(6)之间的导通切断。8.一种半导体装置,其包括:半导体基板(10);活性区域(11),其按照导入杂质的方式形成于上述半导体基板的主表面上;闸极配线(2),其通过绝缘膜(1)叠置于上述半导体基板的主表面上;闸极配线覆盖层(3,4),其由包围上述闸极配线(2),对该闸极配线进行保护的氮化膜形成;位元配线(8),其与上述闸极配线(2)立体交叉,形成于闸极配线的顶层上;层间氧化膜(5),其覆盖上述半导体基板的主表面,以及为上述闸极配线覆盖层(3,4)覆盖的上述闸极配线(2);该半导体装置包括记忆单元,该记忆单元具有:第1焊垫接触(20),其穿过上述层间氧化膜(5),使从平面看,形成于上述闸极配线(2)与上述位元配线(8)之间,使上述活性区域(11)与顶层的导电配线(30)实现导通;第2焊垫接触(6),其穿过上述层间氧化膜(5),从平面看,与上述位元配线(8)相重覆,并且形成于上述闸极配线(30)之间的,上述活性区域(11)与上述位元配线(8),通过位元线接触(9)之间实现导通;沿上述记忆单元端部,呈点序列状,设置在上述闸极配线(30)之间,通过自对准方式开口而形成的虚设的第1焊垫接触(21);为上述闸极线覆盖层(3,4)覆盖的闸极配线(2)的宽度在设置有上述虚设的第1焊垫接触的上述记忆单元的端部,从平面看加大。9.如申请专利范围第8项之半导体装置,其中,上述呈点序列状的虚设的第1焊垫接触(21)中的任何一个底端部的大部分从平面看,不延伸至半导体基板的主表面,该底端部的大部分以接触方式终止于上述闸极配线(2)的顶面与侧面的闸极配线覆盖层(3,4),上述呈点序列状的虚设的第1焊垫接触(21)中的任何一个不处于与上述闸极配线(2)导通的状态。10.如申请专利范围第8项之半导体装置,其中,上述虚设的第1焊垫接触(21)的底端部全部以接触方式终止于覆盖上述闸极配线(2)的上述闸极配线覆盖层(3,4)上。11.如申请专利范围第8项之半导体装置,其中,上述闸极配线覆盖层(3,4)覆盖的闸极配线(2)的宽度在设置有上述虚设的第1焊垫接触(21)的上述记忆单元的端部,从平面看,按照包含上述虚设的第1焊垫接触(21)的方式,在其中一个侧部加大。12.如申请专利范围第9项之半导体装置,其中,上述闸极配线覆盖层(3,4)覆盖的闸极配线(2)的宽度在设置有上述虚设的第1焊垫接触(21)的上述记忆单元的端部,从平面看,按照与上述虚设的第1焊垫接触(21)重覆的方式,在两个侧部加大。13.如申请专利范围第8项之半导体装置,其中,形成于设置有上述虚设的第1焊垫接触(21)的上述记忆单元的端部的,为上述闸极配线覆盖层(3,4)覆盖的闸极配线(2)为由上述闸极配线覆盖层(3,4)覆盖的虚设的闸极配线。14.一种半导体装置之制造方法,其包括下述步骤:在半导体基板的主表面上,形成具有闸极配线(30)的阵列;在记忆单元的区域,以及与该记忆单元保持连续的周边区域,形成层间绝缘膜(50);沿上述记忆单元的区域的端部,呈点序列状,在闸极配线(30)与上述位元配线(8)之间的每个间隙处,形成虚设的焊垫接触孔;在上述虚设的焊垫接触孔,形成栓塞(36);以保持平整的方式连续地对层间绝缘膜(5)进行研磨,该层间绝缘膜(5)为包括上述虚设的焊垫接触的记忆单元的区域,以及与该记忆单元保持连续的周边区域(50)中的层间绝缘膜(5)。15.如申请专利范围第14项之半导体装置之制造方法,其中,上述层间绝缘膜(5)通过CMP(Chemical Mechanical Polishing)法进行研磨。图式简单说明:图1为表示第1实施例的半导体装置的记忆单元的端部,以及通过假想线表示的焊垫接触孔之顶视图;图2为表示用于与图1进行比较的先前的半导体装置的记忆单元的端部,以及通过假想线表示的焊垫接触的孔之顶视图;图3为在第1实施例的半导体装置之制造方法中,在闸极配线层上叠置作为覆盖层的氮化膜的阶段之剖视图;图4为在图3的状态下,对罩幕进行蚀刻,形成所需的形状的闸极配线的阶段之剖面图;图5为在图4的状态下的整个表面上,叠置氮化膜的阶段之剖视图。图6为在图5的状态下,叠置层间氧化膜,在规定位置设置规定形状的罩幕的阶段之剖视图;图7为从图6的状态,对层间氧化膜进行蚀刻,将罩幕去除的阶段之剖视图;图8为从图7的状态,将接触孔底的氮化膜去除,放置栓塞的阶段之剖视图;图9为从图8的状态,对层间绝缘膜进行研磨,使其平整的状态之剖视图;图10为在图9的状态,形成绝缘膜,形成位元线接触孔的阶段之剖视图;图11为在图10的状态,叠置金属膜,形成位元线接触和位元配线的阶段之剖视图;图12为表示第1实施例的半导体装置的两列的虚设的第1焊垫接触的设置之顶视图;图13为沿图12中的XIII-XIII线之剖视图;图14为第2实施例的半导体装置的记忆单元的端部,以及通过假想线表示的开口之顶视图;图15为表示第2实施例的半导体装置的记忆单元的端部的闸极配线的形状和设置之顶视图;图16为沿图15中的XVI-XVI线之剖视图;图17为表示第3实施例的半导体装置的记忆单元端部的闸极配线的形状和设置之顶视图;图18为沿图17中的XVIII-XVIII线之剖视图;图19为表示第4实施例的半导体装置的记忆单元的端部,以及通过假想线表示的虚设的第1焊垫接触的罩幕的开口之顶视图;图20为表示通过图19中的罩幕的开口形成的虚设的第1焊垫接触之顶视图;图21为沿图20中的XXI-XXI线之剖视图;图22为表示第5实施例的半导体装置中的,按照避免与位元线接触相接触的方式而迂回形成的位元配线之顶视图;图23为表示第6实施例的半导体装置的记忆单元的端部,以通过假想线表示的位元线接触的罩幕之开口的顶视图;图24为沿图23中的XXIV-XXIV线之剖视图;图25为表示第7实施例的半导体装置之制造方法中,设置于产生高差的记忆单元端部的虚设的第1焊垫接触之顶视图;图26为沿图25中的XXVI-XXVI线之剖视图;图27为从图26的状态,对表面进行研磨,使其平整的状态之剖视图;图28为形成先前的记忆单元端部的第1焊垫接触孔的阶段之剖视图;图29为表示图28的闸极配线的顶角部的闸极配线覆盖层之剖视图;图30为表示形成较大的虚设的第1焊垫接触的罩幕直径的虚设的焊垫接之顶视图;图31为虚设的第1焊垫接触的罩幕开口的直径与记忆单元主体的焊垫接触的罩幕开口的直径相同的记忆单元的端部之顶视图;图32为表示采用图31的罩幕形成的记忆单元的端部的虚设的第1焊垫接触和第1焊垫接触之顶视图;图33为表示在图32的虚设的第1焊垫接触的开口处,闸极配线覆盖层较薄的状态之剖视图;图34为表示从图33,再次对第1焊垫接触孔底部的氮化膜进行蚀刻时,闸极配线露出状态之剖视图;图35为图34的状态的记忆单元的端部之顶视图;图36为沿图35中的XXXVI-XXXVI线之剖视图;图37为表示产生高差的记忆单元的端部的各个部分的设置之顶视图;图38为沿图37中的XXXVIII-XXXVIII线之剖视图;图39为表示即使在从图38的状态,进行研磨的情况下,仍残留有高差的状态之剖视图。 |
