| 主权项 |
1.一种半导体记忆装置,其包含:第一、第二记忆体单元,其系邻接配置,上述第一、第二记忆体单元分别具有单元电晶体、及并联于该单元电晶体的强电介质电容器,上述强电介质电容器具有设置在底端电极、顶端电极及这些底端电极与顶端电极之间的强电介质膜,上述单元电晶体具有源极、汲极端子;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;配线,其系具有第一端部与第二端部,上述第一端部连接于上述强电介质电容器的上述顶端电极;及第二接点,其系设置在上述配线之上述第二端部与上述单元电晶体的一个上述源极、汲极端子之间,上述第二接点配置在上述第一、第二记忆体单元间,上述第一、第二记忆体单元的排列方向与直交方向的偏置位置上。2.如申请专利范围第1项之半导体记忆装置,其中上述顶端电极及底端电极为多边形。3.如申请专利范围第1项之半导体记忆装置,其中上述第二接点的掩膜图案为四边形,该第二接点之掩膜图案对上述记忆体单元的排列方向旋转45度。4.一种半导体记忆装置,其包含:第一、第二、第三、第四记忆体单元,其系排列成矩阵状,上述第一、第二、第三、第四记忆体单元分别具有单元电晶体、及并联于该单元电晶体的强电介质电容器,上述强电介质电容器具有设置在底端电极、顶端电极及这些底端电极与顶端电极之间的强电介质膜,上述单元电晶体具有源极、汲极端子;配线,其具有第一、第二端部及位于其中央之中央部,上述配线之上述第一端部连接于上述第一记忆体单元之上述强电介质电容器的上述顶端电极,上述配线之上述第二端部连接于上述记忆体单元之上述强电介质电容器的上述顶端电极;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;及第二接点,其系设置在上述配线之上述中央部与上述第一、第二记忆体单元之上述串联之单元电晶体之上述另一个源极、汲极端子之间,上述第二接点配置在上述第一、第二记忆体单元间,上述第一、第二记忆体单元的排列方向与直交方向上,上述第三、第四记忆体单元彼此间方向的偏置位置上。5.如申请专利范围第4项之半导体记忆装置,其中上述顶端电极及底端电极为多边形。6.如申请专利范围第4项之半导体记忆装置,其中上述第二接点的掩膜图案为四边形,该第二接点之掩膜图案对上述第一、第二记忆体单元的排列方向旋转45度。7.一种半导体记忆装置,其包含:第一、第二、第三、第四记忆体单元,上述第一、第二记忆体单元彼此间设定第一距离,第三、第四记忆体单元彼此间设定比上述第一距离为长的第二距离,上述第一、第二、第三、第四记忆体单元分别具有单元电晶体、及并联于该单元电晶体的强电介质电容器,上述强电介质电容器具有设置在底端电极、顶端电极及这些底端电极与顶端电极之间的强电介质膜,上述单元电晶体具有源极、汲极端子;第一配线,其具有第一、第二端部及位于其中央之中央部,上述第一配线之上述第一端部连接于上述第一记忆体单元之上述强电介质电容器的上述顶端电极,上述第一配线之上述第二端部连接于上述第二记忆体单元之上述强电介质电容器的上述顶端电极;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;第二接点,其系设置在上述第一配线之上述中央部与上述第一、第二记忆体单元之上述串联之单元电晶体之上述另一个源极、汲极端子之间,上述第二接点配置在上述第一、第二记忆体单元的排列方向与直交方向上,上述第三、第四记忆体单元的彼此间;第二配线,其具有上述第三、第四端部即位于其中央的中央部,上述第二配线之上述第三端部连接于上述第三记忆体单元之上述强电介质电容器的上述顶端电极,上述第二配线之上述第四端部连接于上述第四记忆体单元之上述强电介质电容器的上述顶端电极;及第三接点,其系设置在上述第二配线之上述中央部与上述第三、第四记忆体单元之上述串联之电晶体的一个上述源极、汲极端子之间,上述第三接点与上述第二接点均配置在上述第三、第四记忆体单元的彼此之间。8.如申请专利范围第7项之半导体记忆装置,其中上述第二、第三接点的掩膜图案为四边形。9.一种半导体记忆装置,其包含:第一、第二、第三、第四记忆体单元,其系配置成矩阵状,上述第一、第二、第三、第四记忆体单元彼此在列方向及行方向上移位,上述第一、第二、第三、第四记忆体单元分别具有单元电晶体、及并联于该单元电晶体的强电介质电容器,上述强电介质电容器具有设置在底端电极、顶端电极及这些底端电极与顶端电极之间的强电介质膜,上述单元电晶体具有源极、汲极端子;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;配线,其具有第一、第二端部及位于其中央之中央部,上述配线之上述第一端部连接于上述第一记忆体单元之上述强电介质电容器的上述顶端电极,上述配线之上述第二端部连接于上述第二记忆体单元之上述强电介质电容器的上述顶端电极;及第二接点,其系设置在上述配线之上述中央部与上述第一、第二记忆体单元之上述串联之单元电晶体之上述另一个源极、汲极端子之间,上述第二接点配置在上述第一至第四记忆体单元的概略中央部。10.如申请专利范围第9项之半导体记忆装置,其中上述顶端电极及底端电极之上述接点端的角度大于90度。11.如申请专利范围第9项之半导体记忆装置,其中上述第二接点之掩膜图案为四边形,该第二接点之掩膜图案对上述第一、第二记忆体单元的排列方向旋转45度。12.一种半导体记忆装置,其包含:记忆体单元,其具有单元电晶体与并联于该单元电晶体的强电介质电容器,上述强电介质电容器具有设置在底端电极、顶端电极及这些底端电极与顶端电极之间的强电介质膜,上述单元电晶体具有源极、汲极端子;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;记忆体单元区块,其系串联有数个上述记忆体单元;记忆体单元阵列,其系配置有数个上述记忆体单元区块;及第二接点,其系连接上述强电介质电容器之顶端电极与上述单元电晶体的另一个源极、汲极端子,该第二接点配置在包含与邻接之4个上述顶端电极等距离之点的区域内。13.如申请专利范围第9项之半导体记忆装置,其中还包含:连接于上述记忆体单元之闸极的字线,上述字线的延伸方向对上述记忆体单元阵列的方向为90度以外的値。14.如申请专利范围第12项之半导体记忆装置,其中还包含:连接于上述记忆体单元区块之一端的选择闸,上述选择闸将上述记忆体单元区块连接于位元线。15.如申请专利范围第14项之半导体记忆装置,其中上述选择闸由两种电晶体构成,上述电晶体中之其中一个电晶体的临限値电压为正,上述电晶体中之另一个电晶体的临限値电压为负。16.一种半导体记忆装置,其包含:记忆体单元,其具有单元电晶体与并联于该单元电晶体之源极、汲极端子间的强电介质电容器;记忆体单元区块,其系串联有数个上述记忆体单元来构成;记忆体单元阵列,其系配置有数个上述记忆体单元区块;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;及第二接点,其系经由金属配线连接上述强电介质电容器之顶端电极与上述单元电晶体的另一个源极、汲极端子,上述第二接点配置在被上述记忆体单元区块内之同一个记忆体单元区块内彼此邻接的两个底端电极,与邻接之其他上述记忆体单元区块内彼此邻接之两个底端电极所包围之十字区域的中央部分。17.如申请专利范围第16项之半导体记忆装置,其中上述强电介质电容器的底端电极被邻接之两个上述强电介质电容器所共用。18.如申请专利范围第16项之半导体记忆装置,其中上述顶端电极的形状为五边形以上的多边形。19.如申请专利范围第16项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。20.如申请专利范围第16项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。21.如申请专利范围第16项之半导体记忆装置,其中还包含:连接于上述记忆体单元区块之一端的电晶体,上述电晶体将上述记忆体单元区块连接于位元线。22.如申请专利范围第16项之半导体记忆装置,其中上述选择闸由两种电晶体构成,上述电晶体中之其中一个电晶体的临限値电压为正,上述电晶体中之另一个电晶体的临眼値电压为负。23.一种半导体记忆装置,其包含:记忆体单元,其具有单元电晶体与并联于该单元电晶体之源极、汲极端子间的强电介质电容器,上述强电介质电容器具有形状为五边形以上之多边形的顶端电极;记忆体单元区块,其系串联有数个上述记忆体单元;及记忆体单元阵列,其系配置有数个上述记忆体单元区块。24.如申请专利范围第23项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。25.如申请专利范围第23项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。26.一种半导体记忆装置,其包含:数个记忆体单元,各记忆体单元具有单元电晶体与并联于该单元电晶体之源极;汲极端子间的强电介质电容器;记忆体单元区块,其系串联有数个上述记忆体单元,上述强电介质电容器具有底端电极,一个上述底端电极被邻接之两个强电介质电容器所共用,上述各底端电极间的距离,设定成各两个上述底端电极间比其他底端电极长;记忆体单元阵列,其系配置有数个上述记忆体单元区块;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;及第二接点,其系连接上述顶端电极与上述单元电晶体的另一个源极、汲极端子。27.如申请专利范围第26项之半导体记忆装置,其中上述设定成较长之上述底端电极间的部分配置有两个上述第二接点。28.如申请专利范围第26项之半导体记忆装置,其中上述顶端电极的形状为五边形以上的多边形。29.如申请专利范围第26项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。30.如申请专利范围第26项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。31.如申请专利范围第26项之半导体记忆装置,其中还包含:连接于上述记忆体单元区块之一端的电晶体,上述电晶体将上述记忆体单元区块连接于位元线。32.如申请专利范围第26项之半导体记忆装置,其中上述电晶体由临限値电压概略为0V的电晶体构成。33.一种半导体记忆装置,其包含:数个记忆体单元,各记忆体单元具有单元电晶体与并联于该单元电晶体之源极、汲极端子间的强电介质电容器,上述强电介质电容器具有底端电极、强电介质膜、及顶端电极,上述底端电极被两个上述强电介质电容器所共用,上述底端电极未被共用之彼此邻接之两个记忆体单元的上述顶端电极彼此连接;记忆体单元区块,其系串联有数个上述记忆体单元;记忆体单元阵列,其系配置有数个上述记忆体单元区块;第一接点,其系设置在上述强电介质电容器之上述底端电极与上述单元电晶体的一个上述源极、汲极端子之间;及第二接点,其系连接上述强电介质电容器之顶端电极与上述单元电晶体的另一个源极、汲极端子,上述第二接点配置在与邻接之4个底端电极等距离的位置上。34.如申请专利范围第33项之半导体记忆装置,其中上述强电介质膜的形状为五边形以上的多边形。35.如申请专利范围第33项之半导体记忆装置,其中上述顶端电极的形状为五边形以上的多边形。36.如申请专利范围第33项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。37.如申请专利范围第33项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。38.一种半导体记忆装置,其包含:数个记忆体单元,各记忆体单元具有单元电晶体与并联于该单元电晶体之源极、汲极端子间的强电介质电容器,上述强电介质电容器具有底端电极、强电介质膜、及顶端电极;记忆体单元区块,其系串联有数个上述记忆体单元;记忆体单元阵列,其系配置有数个上述记忆体单元区块;导电插脚,其系连接于上述强电介质电容器的顶端电极上;配线,其系连接于上述两个导电插脚;及接点,其系连接上述配线与上述单元电晶体之一个源极及汲极端子,上述接点配置在邻接之4个底端电极的概略中心部。39.如申请专利范围第38项之半导体记忆装置,其中上述顶端电极的形状为五边形以上的多边形。40.如申请专利范围第38项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。41.如申请专利范围第38项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。42.一种半导体记忆装置,其包含:数个记忆体单元,各记忆体单元具有单元电晶体与并联于该单元电晶体之源极、汲极端子间的强电介质电容器,上述强电介质电容器具有底端电极、强电介质膜、及顶端电极;记忆体单元区块,其系串联有数个上述记忆体单元;记忆体单元阵列,其系配置有数个上述记忆体单元区块;导电插脚,其系连接于上述强电介质电容器的顶端电极上;配线,其系连接于上述两个导电插脚;及接点,其系连接上述配线与上述单元电晶体之一个源极及汲极端子,上述接点配置在邻接之4个顶端电极的概略中心部。43.如申请专利范围第42项之半导体记忆装置,其中上述顶端电极的形状为五边形以上的多边形。44.如申请专利范围第42项之半导体记忆装置,其中上述顶端电极之上述接点端的角部为圆角。45.如申请专利范围第42项之半导体记忆装置,其中上述顶端电极之上述接点端的角度大于90度。图式简单说明:图1A显示本发明第一种实施形态之强电介质记忆体之记忆体单元的平面图,图1B为沿图1A之1B-1B线的剖面图。图2A显示本发明第一种实施形态类似例之强电介质记忆体之记忆体单元的平面图,图2B为显示本发明第一种实施形态其他类似例之记忆体单元的平面图。图3A显示本发明第二种实施形态之强电介质记忆体之全部布局的平面图,图3B显示本发明第二种实施形态之强电介质记忆体之部分布局的平面图。图4A显示本发明第二种实施形态之强电介质记忆体之部分布局的平面图,图4B显示本发明第二种实施形态之强电介质记忆体之部分布局的平面图。图5A显示本发明第三种实施形态之强电介质记忆体之全部布局的平面图,图5B显示本发明第三种实施形态之强电介质记忆体之部分布局的平面图。图6A显示本发明第三种实施形态之强电介质记忆体之部分布局的平面图,图6B显示本发明第三种实施形态之强电介质记忆体之部分布局的平面图。图7A显示本发明第四种实施形态之强电介质记忆体的记忆体单元平面图,图7B为沿图7A之7B-7B线的剖面图。图8A显示本发明第五种实施形态之强电介质记忆体之全部布局的平面图,图8B显示本发明第五种实施形态之强电介质记忆体之部分布局的平面图。图9A显示本发明第五种实施形态之强电介质记忆体之部分布局的平面图,图9B显示本发明第五种实施形态之强电介质记忆体之部分布局的平面图。图10A显示本发明第六种实施形态之强电介质记忆体之全部布局的平面图,图10B显示本发明第六种实施形态之强电介质记忆体之部分布局的平面图。图11A显示本发明第七种实施形态之强电介质记忆体之部分布局的平面图,图11B显示本发明第七种实施形态之强电介质记忆体之部分布局的平面图。图12A显示本发明第八种实施形态之强电介质记忆体的记忆体单元平面图,图12B为沿图12A之12B-12B线的剖面图。图13A显示本发明第九种实施形态之强电介质记忆体之全部布局的平面图,图13B显示图13A之部分布局的平面图,图13C显示图13A之部分布局的平面图。图14A显示先前之强电介质记忆体构造的电路图,图14B显示先前之强电介质记忆体构造的概念图,图14C显示先前之强电介质记忆体构造的剖面图,图14D显示先前之强电介质记忆体之操作时间的时间图。图15A显示本发明相关技术之强电介质记忆体的等效电路图,图15B显示图15A之操作时间的时间图。图16A显示本发明相关技术之强电介质记忆体之理想构造的剖面图,图16B显示图16A的平面图,图16C显示本发明相关专利之强电介质记忆体的实际构造剖面图,图16D显示本发明相关专利之强电介质记忆体的实际构造平面图。 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