| 主权项 |
1.一种非挥发半导体记忆体,可进行随机编码(random programming),该非挥发半导体记忆体包含有: 一第一导电型半导体基底,具有一记忆体区; 一第二导电型深离子井,设于该记忆体区内之该半 导体基底中; 一第一导电型浅离子井(shallow well),设于该深离子 井内,且由一浅沟绝缘层(STI layer)所隔离; 至少一NAND记忆串区块(NAND cell block),设于该浅离子 井内之该半导体基底上;以及 一位元线,设于该半导体基底上方,用来藉由一延 伸至该浅离子井之插塞(plug),于一编码模式下提供 该浅离子井一第一预定电压,而于一抹除模式下提 供该浅离子井一第二预定电压。2.如申请专利范 围第1项所述之非挥发半导体记忆体,其中该浅离 子井具有一井深(well depth)小于该浅沟绝缘层之厚 度。3.如申请专利范围第1项所述之非挥发半导体 记忆体,其中该第一导电型为P型,该第二导电型为N 型。4.如申请专利范围第1项所述之非挥发半导体 记忆体,其中该NAND记忆串区块包含有复数个可重 复写入(rewritable)串联记忆胞(memory cells)以及一选 择电晶体(selecting transistor)设于该串联记忆胞之一 端,而该插塞系设于该串联记忆胞之另一端。5.如 申请专利范围第4项所述之非挥发半导体记忆体, 其中该选择电晶体系与一源极线(source line)电连接 。6.如申请专利范围第4项所述之非挥发半导体记 忆体,其中该记忆胞包含有一堆叠闸极结构。7.如 申请专利范围第4项所述之非挥发半导体记忆体, 其中该记忆胞系为一SONOS记忆胞。8.一种可抹除可 编码唯读记忆体(electrically erasable programmable read- only memory, EEPROM),包含有: 一半导体基底,具有一记忆体区; 一浅离子井,设于该记忆体区内,且由一浅沟绝缘 层隔离; 一深离子井,设于该记忆体区内之该浅离子井下方 ; 复数个NAND记忆串区块(NAND cell block),设于该浅离子 井内之该半导体基底上;以及 至少一位元线,设于该半导体基底上方,该位元线 藉由一延伸至该浅离子井之插塞(plug)与该浅离子 井电连接。9.如申请专利范围第8项所述之可抹除 可编码唯读记忆体,其中各该浅离子井具有一井深 (well depth)小于该浅沟绝缘层之厚度。10.如申请专 利范围第8项所述之可抹除可编码唯读记忆体,其 中于一编码模式下该位元线提供该浅离子井一第 一预定电压,而于一抹除模式下提供该浅离子井一 第二预定电压。11.如申请专利范围第10项所述之 可抹除可编码唯读记忆体,其中该编码模式系利用 一福乐诺汉隧穿机制(Fowler-Nordheim tunneling mechanism) 进行。12.如申请专利范围第10项所述之可抹除可 编码唯读记忆体,其中该第一预定电压为5伏特,该 第二预定电压为-10伏特。13.如申请专利范围第8项 所述之可抹除可编码唯读记忆体,其中各该NAND记 忆串区块包含有复数个可重复写入(rewritable)串联 记忆胞(memory cells)以及一选择电晶体(selecting transistor)设于该串联记忆胞之一端。14.如申请专 利范围第13项所述之可抹除可编码唯读记忆体,其 中该选择电晶体系与一源极线(source line)电连接。 15.如申请专利范围第13项所述之可抹除可编码唯 读记忆体,其中该记忆胞包含有一堆叠闸极结构。 16.如申请专利范围第13项所述之可抹除可编码唯 读记忆体,其中该记忆胞系为一SONOS记忆胞。图式 简单说明: 图一为习知NAND型EEPROM的剖面示意图。 图二为本发明NAND型非挥发半导体记忆体之等效电 路图。 图三为本发明NAND型非挥发半导体记忆体之布局图 。 图四为图三中NAND型非挥发半导体记忆体沿着位元 线的剖视图。 图五为本发明NAND型非挥发半导体记忆体之另一实 施例。 图六为本发明中具有堆叠闸极结构之非挥发半导 体记忆体的操作条件。 图七为本发明中具有SONOS记忆胞之非挥发半导体 记忆体的操作条件。 |
