| 主权项 |
1.一种无接点非或型(NOR)记忆阵列,至少包含:一个属于第一导电型的半导体基板;复数平行隔离区及位于其间的复数主动区交变地形成于该半导体基板上,其中该复数平行隔离区至少包含突出场氧化物层及该复数主动区至少包含薄穿透介电层;复数字线区交变地形成于该半导体基板上并垂直于该复数平行隔离区,其中该复数字线区的每一个该字线区至少包含一延伸控制闸层夹于置于其上的层间介电层和置于其下的闸间介电层之间以及复数积体化漂浮闸层置于该闸间介电层之下;其中该复数积体化漂浮闸层的每一个该积体化漂浮闸层至少包含一个主漂浮闸层置于该薄穿透介电层之上和两个延伸漂浮闸层分别置于两个邻近该突出场氧化物层的一部份表面之上;复数共源扩散区置于复数共源线上之该复数主动区的该半导体基板内,其中每隔两条该字线设置一条该共源线而该共源线系介于两条该字线之间;复数共泄扩散区置于复数共泄线上之该复数主动区的该半导体基板内,其中邻近两条该共源线之间设置一条该共泄线而该共泄线系介于两条该字线之间;复数平坦床位于复数共源线上,其中每一条该共源线上的该突出场氧化物层均被蚀平而每一条该平坦床系交变地由该共源扩散区及蚀平之该场氧化物层所组成的平坦表面;复数第一介电垫层置于该复数字线区的侧边墙和该复数平坦床的一部份表面上及复数第二介电垫层置于该复数字线区的侧边墙和该复数共泄线上的该复数泄扩散区的一部份表面上与介于其间的该突出氧化物层的一部份表面上;复数矽化共源导电管线位于该复数共源线上,其中每一条该共源导电管线系置于一对该第一介电垫层之间的该平坦床上并有第二厚二氧化矽置于其上;复数矽化共泄导电岛位对该复数共泄线上,其中每一个该矽化共泄导电岛系置于一对该第二介电垫层之间的该共泄扩散区及相邻的两个该突出场氧化物层的一部份表面上;以及复数位元线位于该复数主动区的上方并与该复数字线相互垂直,其中每一条该位元线系置于该第二厚二氧化层、该层间介电层及该矽化共泄导电岛所交变地形成的平坦表面上并有一个硬质罩幕层置于一个金属层之上来同时成形及蚀刻该金属层及置于其下之该矽化共泄导电岛。2.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之复数平行隔离区系利用浅凹槽隔离(STI)技术来制造。3.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之复数平行隔离区系利用局部氧化矽(LOCOS)技术来制造。4.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之延伸控制闸层系由折光(refractory)金属矽化物层置于掺杂复晶矽之上的复合导电层所组成。5.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之层间(interlayer)介电层系由覆盖(capping)氮化矽层置于第一厚二氧化矽层或矽氧氮化物(silicon-oxynitride)层或低介常常数的绝缘层之上所组成的复合介电层。6.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之闸间(intergate)介电层系由二氧化矽-氮化矽-二氧化矽(ONO)结构或氮化矽-二氧化矽结构的复合介电层。7.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之积体化(integrated)漂浮闸层系由掺杂复晶矽或掺杂非晶矽所组成。8.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之第一介电垫层(dielectric spacer)及该第二介电垫层系二氧化矽或矽氧氮化矽或氮化矽或低介电常数的绝缘材料所组成。9.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之矽化共源导电管线及该矽化共泄导电岛系由折光金属矽化物(silicide)层形成于掺杂复晶矽或掺杂非晶矽的复合导电层所组成。10.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之金属层系由铝或铜或钨或矽化钨(WSi2)置于障碍金属层(barrier-metal)之上所组成。11.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之硬质罩幕至少包含一个第三罩幕介电层及其两侧边的第三介电垫层且系由氮化矽或二氧化矽或矽氧氮化物所组成。12.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之共源扩散区系由第二导电型的高掺杂扩散区形成于该第二导电型的淡掺杂扩散区内之第一种双扩散结构及该共泄扩散区系由该第二导电型的高掺杂扩散区所组成。13.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之共源扩散区系由第二导电型的高掺杂扩散区形成于第二导电型的淡掺杂扩散区内之第一种双扩散结构及该共泄扩散区系由该第二导电型的高掺杂扩散区形成于第一导电型淡掺杂扩散区内的第二种双扩散结构。14.如专利申请范围第1项所述之无接点非或型记忆阵列,其中所述之共源扩散区及该共泄扩散区系由第二导电型的高掺杂扩散区或该第二导电型的高掺杂扩散区形成于该第二导电型的淡掺杂扩散区内的第一种双扩散结构。15.一种无接点非或型记忆阵列,至少包含:一个属于第一导电型的半导体基板;复数平行浅凹槽隔离(STI)区及位于其问的复数主动区交变地形成于该半导体基板上,其中每一个该复数平行浅凹槽隔离区至少包含突出场氧化物层及每一个该复数主动区至少包含薄穿透介电层;复数字线区交变地形成于该半导体基板上并垂直于该复数平行浅凹槽隔离区,其中该复数字线区的每一个该字线区至少包含一延伸控制闸层夹于置于其上的覆盖氮化矽层形成于第一厚二氧化矽层和置于其下的闸问介电层之间以及复数积体化漂浮闸层置于该闸间介电层之下;其中该复数积体化漂浮闸层的每一个该积体化漂浮闸层至少包含一个主漂浮闸层置于该薄穿透介电层之上和两个延伸漂浮闸层分别置于两个邻近该突出场氧化物层的一部份表面之上;复数共源扩散区置于复制共源线上之该复数主动区的该半导体基板内,其中每隔两条该字线设置一条该共源线而该共源线系介于两条该字线之间,而该共源扩散区至少包含第二导电型高掺杂扩散区形成于该第二导电型淡掺杂扩散区内之第一种双扩散结构;复数共泄扩散区置于复制共泄线上之该复数主动区的该半导体基板内,其中邻近两条该共源线之间设置一条该共泄线且该共泄线系介于两条该字线之间,而该共泄扩散区至少包含第二导电型高掺杂扩散区;复数平坦床位于该复数共源线上,其中每一条该共源线上的该突出场氧化物层均被蚀平而每一条该平坦床交变地由该共源扩散区及蚀平之该场氧化物层所组成的平坦表面;复数第一介电垫层置于该复数字线区的侧边墙和该复数平坦床的一部份表面上及复数第二介电垫层置于该复数字线区的侧边墙和该复数共泄线上的该复数泄扩散区的一部份表面上与介于其间的该突出氧化物层的一部份表面上;复数第一矽化高掺杂复晶矽管线位于该复数共源线上,其中每一条该第一矽化高掺杂复晶矽管线系置于一对该第一介电垫层之间的该平坦床上并有第二厚二氧化矽层置于其上;复数第二矽化高掺杂复晶矽岛位于该复数共泄线上,其中每一个该第二矽化高掺杂复晶矽岛系置于一对该第二介电垫层之间的该共泄扩散区及相邻的两个该突出场氧化物层的一部份表面上;以及复数位元线位于该复数主动区的上方并与该复数字线相互垂直,其中每一条该位元线系置于该第二厚二氧化矽层、该覆盖氮化矽层及该第二矽化高掺杂复晶矽岛所交变地形成的平坦表面上并有一个硬质罩幕层置于一个金属层上来同时成形或蚀刻该金属层及置于其下之该第二矽化高掺杂复晶矽岛,而该硬质罩幕层至少包含一个第三罩幕介电层及其两侧边的第三介电垫层。16.一种无接点非或型记忆阵列,至少包含:一个属于第一导电型的半导体基板;复数平行浅凹槽隔离(STI)区及位于其间的复数主动区交变地形成于该半导体基板上,其中该复数平行浅凹槽隔离区至少包含突出场氧化物层及该复数主动区至少包含薄穿透介电层;复数字线区交变地形成于该半导体基板上并垂直于该复数平行浅凹槽隔离区,其中该复数字线区的每一个该字线区至少包含一延伸控制闸层夹于置于其上的覆盖氮化矽层形成于第一厚二氧化矽层和置于其下的闸间介电层之间以及复数积体化漂浮闸层置于该闸间介电层之下;其中该复数积体化漂浮闸层的每一个该积体化漂浮闸层至少包含一个主漂浮闸层置于该薄穿透介电层之上和两个延伸漂浮闸层分别置于两个邻近该突出场氧化物层的一部份表面之上;复数共源扩散区置于复数共源线上之该复数主动区的该半导体基板内,其中每隔两条该字线设置一条该共源线,而该共源线系介于两条该字线之间,而该共源扩散区至少包含第二导电型高掺杂扩散区形成于该第二导电型淡掺杂扩散区内之第一种双扩散结构;复数共泄扩散区置于复数共泄线上之该复数主动区的该半导体基板内,其中邻近两条该共源线之间设置一条该共泄线且该共泄线系介于两条该字线之间,而该共泄扩散区至少包含第二导电型高掺杂扩散区形成于第一导电型淡掺杂扩散区之内的第二种双扩散结构;复数平坦床位于该复数共源线上,其中每一条该共源线上的该突出场氧化物层均被蚀平而每一条该平坦床交变地由该共源扩散区及蚀平之该场氧化物层所组成的平坦表面;复数第一介电垫层置于该复数字线区的侧边墙和该复数平坦床的一部份表面上及复数第二介电垫层置于该复数字线区的侧边墙和该复数共泄线上的该复数泄扩散区的一部份表面上与介于其间的该突出氧化物层的一部份表面上;复数第一矽化高掺杂复晶矽管线位于该复数共源线上,其中每一条该第一矽化高掺杂复晶矽管线系置于一对该第一介电垫层之间的该平坦床上并有第二厚二氧化矽层置于其上;复数第二矽化高掺杂复晶矽岛位于该复数共泄线上,其中每一个该第二矽化高掺杂复晶矽岛系置于一对该第二介电垫层之间的该共泄扩散区及相邻的两个该突出场氧化物层的一部份表面上;以及复数位元线位于该复数主动区的上方并与该复数字线相互垂直,其中每一条该位元线系置于该第二厚二氧化矽层、该覆盖氮化矽层及该第二矽化高掺杂复晶矽岛所交变地形成的平坦表面上并有一个硬质罩幕层置于一个金属层上来同时成形或蚀刻该金属层及置于其下之该第二矽化高掺杂复晶矽岛,而该硬质罩幕层至少包含一个第三罩幕介电层及其两侧边的第三介电垫层。17.如专利申请范围第15项或第16项所述之无接点非或型记忆阵列,其中所述之第一介电垫层及该第二介电垫层系由二氧化矽或矽氧氮化物或氮化矽或低介电常数的介电材料所组成。18.如专利申请范围第15项或第16项所述之无接点非或型记忆阵列,其中所述之第三罩幕介电层及该第三介电垫层系由氮化矽或二氧化矽或矽氧氮化物所组成。19.如专利申请范围第15项或第16项所述之无接点非或型记忆阵列,其中所述之第一矽化高掺杂复晶矽管线及该第二矽化高掺杂复晶矽岛的矽化物系由折光金属矽化物所组成,诸如矽化钛(TiSi2)、矽化钴(CoSi2)、矽化钽(TaSi2)、矽化钼(MoSi2)、矽化镍(NiSi2)或矽化铂(PtSi2)或矽化钨(WSi2)等。20.如专利申请范围第15项或第16项所述之无接点非或型记忆阵列,其中所述之金属层系由铝、铜、钨或矽化钨等置于障碍金属层所组成。图式简单说明:图一A至图一D揭示先前技术的结构图,其中图一A揭示一个非或型记忆阵列的简化顶视图;图一B揭示图一A的电路图;图一C揭示图一A之A-A'方向的剖图;以及图一D揭示图一A之B-B'方向的剖面图。图二A至图二F揭示本发明的结构图,其中图二A揭示一个无接点非或型记忆阵列的顶视图;图二B揭示图二A之一个无接点非或型记忆阵列的电路图;图二C揭示图二A之A-A'方向的剖面图;图二D揭示图二A之B-B'方向的剖面图;图二E揭示图二A之C-C'方向的剖面图;以及图二F揭示图二A之D-D'方向的剖面图。图三A至图三F揭示制造具有积体化漂浮闸结构之一个浅凹槽隔离结构的制程步骤及其剖面图。图四A至图四I揭示制造一个无接点非或型快闪记忆阵列的制程步骤及其剖面图。 |
