| 主权项 |
1.一种半导体记忆装置,采用冗余方式,其特征是具备有:多个记忆单元(MC),分别被预先分配有固有之位址;多个备用记忆单元(MC),各个用来与上述多个记忆单元(MC)中之不良记忆单元(MC)替换;解码器(8,9),依照从外部施加之位址信号,用来选择上述多个记忆单元(MC)中之任何一个之记忆单元(MC);多个程式电路(31a,31b,51a,51b),分别对应上述多个备用记忆单元而设,而各个包含有至少为1个之第1熔线(F0~Fm)用来程式设计不良之记忆单元(mc)之位址信号,从外部施加之位址信号被上述至少为1个之第1熔线(F0~Fm)程式设计,依照该程式设计用来使上述之解码器(8,9)非活性化,和用来选择上述之备用记忆单元(MC);写入/读出电路(7b,10,11),用来进行上述之解码器(8,9)所选择之记忆单元(MC)和上述之程式电路(31a,31b,51a,51b)所选择之备用记忆单元(MC)之资料信号之写入/读出;和第1判定电路(12),用来判定是否有位址信号未被程式设计之程式电路(31a,31b,51a,51b),藉以输出与判定结果对应之位准之信号。2.如申请专利范围第1项之半导体记忆装置,其中更具备有第2判定电路(70),用来判定在封装上述之半导体记忆装置后,是否有发现不良之记忆单元(MC)之位址信号被程式设计之程式电路(31a,31b,51a,51b),藉以输出与判定结果对应之位准之信号。3.如申请专利范围第2项之半导体记忆装置,其中当上述之第2判定电路(70)判定为在上述半导体记忆装置被封装后,发现有不良记忆单元(MC)之位址信号被程式设计之程式电路(31a,31b,51a,51b)之情况时,上述之第1判定电路(12)就判定为没有位址信号未被程式设计之程式电路(31a,31b,51a,51b),而与是否有位址信号未被程式设计之程式电路(31a,31b,51a,51b)无关。4.如申请专利范围第1项之半导体记忆装置,其中更包含有多个暂存器(32a,32b,52a,52b),被设置成分别与上述之多个程式电路(31a,31b,51a,51b)对应,各包含有第2熔线(42),在对应之程式电路(31a,31b,51a,51b)当位址信号被程式设计时该第2熔线(42)就被熔断,当该第2熔线(42)被熔断时输出第1位准之信号,当该第2熔线(42)未被熔断时输出第2位准之信号;和上述之第1判定电路(12)根据上述之多个暂存器(32a,32b,52a,52b)之输出信号进行判定。5.如申请专利范围第1项之半导体记忆装置,其中更具备有:资料输入/输出端子(T2),用来进行上述之写入/读出电路(7a,10,11)和外部之间之资料信号之授受;和变换电路(81,82,89),当读出模态时用来将上述之写入/读出电路(7a,10,11)所读出之资料信号施加到上述之资料输入/输出端子(T2),当判定模态时将上述第1判定电路之输出信号施加到上述之资料输入/输出端子(T2)。6.如申请专利范围第1项之半导体记忆装置,其中更具备有熔断电路(30,50),用来选择性熔断上述之至少1个之第1熔线(F0~Fm),藉以对不良记忆单元(MC)之位址信号进行程式设计。7.如申请专利范围第6项之半导体记忆装置,其中更具备有熔断电压产生电路(100),用来产生用以熔断上述第1熔线(F0~Fm)之熔断电压,经由上述之熔断电路(30,50)施加到上述之第1熔线(F0~Fm)。图式简单说明:图1是方块图,用来表示本发明之实施形态1之SDRAM之全体构造。图2是电路方块图,用来表示图1所示之记忆器阵列之构造。图3是方块图,用来表示图1所示之列选择电路和行选择电路之构造。图4是电路方块图,用来表示图3所示之冗余列资料之构造。图5是电路图,用来表示图4所示之程式电路之构造。图6是电路图,用来表示图4所示之暂存器之构造。图7是电路方块图,用来表示图3所示之冗余行资料之构造。图8是电路图,用来表示图1所示之判定电路之构造。图9A-9F是时序图,用来表示图1-图8所示之SDRAM之列修复赋能判定模态时之动作。图10是电路图,用来表示本发明之实施形态2之SDRAM之判定电路之构造。图11是电路方块图,用来表示本发明之实施形态3之SDRAM之判定电路之主要部份。图12A-12J是时序图,用来表示图11所说明之SDRAM之列修复赋能判定模态时之动作。图13是电路图,用来表示本发明之实施形态4之SDRAM之主要部份。图14是方块图,用来表示本发明之实施形态5之SDRAM之主要部份。图15是电路方块图,用来表示图14所示之熔断电压产生电路之构造。图16A-16G是时序图,用来表示图14和图15所示之SDRAM之列修复模态时之动作。 |
