| 主权项 |
1﹒一种半导体记忆装置,其中记忆格形成于半导体层的一个表面上,且位元线形成于其另一表面上。2﹒一种半导体记忆装置,具有形成于基底上之半导体层中的记忆格,其中电连接到该记忆格的位元线形成于该半导体层之下,而位元线屏蔽导体经由绝缘层置于位元线之间,位元线屏蔽功率从该基底的反侧供至该位元线屏蔽导体。图示简单说明图1是显示传统半导体DRAM之结构的截面图;图2是实施本发明之半导体记忆装置中之主要元件的平面图;图3是沿本发明之图2的直线A-A所取下的截面图;图4是沿本发明之图2的直线B-B所取下的截面图;图5A至5C显示从图4之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第一阶段;图6A至6B显示从图4之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第二阶段;图7A至7B显示从图4之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第三阶段;图8显示从图4之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第四阶段;图9A至9B显示从图3之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第一阶段;图10A至l0B显示从图3之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第二阶段;图11A至11B显示从图3之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第三阶段;图12显示从图3之相同截面方向所观看之制造本发明半导体记忆装置的程序步骤的第四阶段;以及图13A至l3F顺序显示制造本发明另一实施例的程序步骤。 |
