| 主权项 |
1.一种具有复晶矽侧壁间隙之悬浮闸极可电除可程式唯读记忆体(electrically erasable programmable readonlymemory cell with polyspacer floating gate)结构形成于半导体基板上,该结构包含:汲极与源极渗杂区,形成于场氧化层之间;闸极氧化层,以第一绝缘层形成于基板上做为绝缘层;选择闸极,形成于该闸极氧化层之上藉由该闸极氧化层与载子通道隔离;第二绝缘层,形成于该选择闸极之侧壁做为绝缘层;悬浮闸极,形成于该第二绝缘层之旁侧;第三绝缘层,形成于该选择闸极、该第二绝缘层与该悬浮闸极之上;及控制闸极,形成于该第三绝缘层之上用以控制该可电除可程式唯读记忆体(EEPROM)之状态。2.如申请专利范围第1项之结构,其中上述之悬浮闸极、该第二绝缘层与该选择闸极形成于载子通道之上。3.如申请专利范围第1项之结构,其中上述之选择闸极由复晶矽所组成。4.如申请专利范围第3项之结构,其中上述之选择闸极长度为0.2微米。5.如申请专利范围第1项之结构,其中上述之闸极氧化层由二氧化矽所组成。6.如申请专利范围第1项之结构,其中上述之第二绝缘层由二氧化矽所组成。7.如申请专利范围第1项之结构,其中上述之悬浮闸极由复晶矽所组成。8.如申请专利范围第7项之结构,其中上述之悬浮闸极长度为0.1微米。9.如申请专利范围第1项之结构,其中上述之第三绝缘层由二氧化矽所组成。10.如申请专利范围第1项之结构,其中上述之控制闸极由复晶矽所组成。11.如申请专利范围第1项之结构,该可电除可程式唯读记忆体更包含轻微掺杂之汲极(lightly doped drain;LDD)。12.如申请专利范围第1项之结构,于电除状态时该选择闸极关闭用以节省能源之消耗,该载子通道无载子流动。13.如申请专利范围第1项之结构,其中上述之可电除可程式唯读记忆体于编程状态时,其选择闸极之操作电压为3.3伏特,控制闸极之操作电压为10伏特,汲极之操作电压为0伏特,源极之操作电压为5伏特。14.如申请专利范围第1项之结构,其中上述之可电除可程式唯读记忆体于编程状态时,其选择闸极之操作电压为0伏特,控制闸极之操作电压为-10伏特,源极之操作电压为7伏特。15.如申请专利范围第1项之结构,其中上述之可电除可程式唯读记忆体于编程状态时,其选择闸极之操作电压为3.3伏特,控制闸极之操作电压为0伏特,汲极之操作电压为1.2伏特,源极之操作电压为0伏特。16.一种制作具有复晶矽侧壁间隙之悬浮闸极可电除可程式唯读记忆体之方法形成于半导体基板下,该方法包含:形成第一二氧化矽层于半导体基板之上;定义第一光阻与蚀刻该第一二氧化矽层形成闸极氧化层;形成第一复晶矽层于该闸极氧化层之上;定义第二光阻于该第一复晶矽层之上;蚀刻该第一复晶矽层以形成选择闸极;形成第二二氧化矽层于该选择闸极与该基板之上;形成第二绝缘层位于该选择闸极之侧壁上;形成第二复晶矽层于该选择闸极、该第二绝缘层与该基板之上;形成悬浮闸极位于该第二绝缘层之旁侧,该闸极氧化层之上;掺杂杂质以形成轻微掺杂之汲极(lightly doped drain;LDD);形成第三二氧化矽层于该选择闸极、该第二绝缘层、该悬浮闸极与该基板之上;形成第三复晶矽层于该第三二氧化矽层之上;定义第三光阻于该第三复晶矽层之上;蚀刻该第三复晶矽层与该第三二氧化矽层以形成控制闸极与第三绝缘层;及掺杂杂质以形成汲极与源极。17.如申请专利范围第13项之结构,其中上述之方法在蚀刻该第一二氧化矽层后更包含去除该第一光阻。18.如申请专利范围第13项之结构,其中上述之方法在蚀刻该第一复晶矽层后更包含去除该第二光阻。19.如申请专利范围第13项之结构,其中上述之方法在蚀刻该第三复晶矽层与该第三二氧化矽层后更包含去除该第三光阻。图示简单说明:第一图为习知之EPROM截面图。第二图为习知之具有薄的穿隧氧化层之EEPROM截面图。第三图为本发明之EEPROM截面图。第四图为本发明之形成闸极氧化层及选择闸极之截面图。第五图为本发明之形成悬浮闸极之截面图。第六图为本发明之形成轻微掺杂之汲极之截面图。第七图为本发明之形成第三氧化层与第三复晶矽层之截面图。第八图为本发明之形成掺杂之汲极与源极之截面图。 |
