| 主权项 |
1.一种积体电路装置模组,其中多数个积体电路元件族群被装设在一组母板上面,包含有:多数条分支信号线,它们形成在该母板上面并且从一组公用分支节点延伸至分别的末端,一组公用信号沿着该等末端分别地供应至该等积体电路元件族群,其中该等多数条分支信号线之各条包含具有从分支节点至末端之第一长度的一组第一分支信号线,以及具有从分支节点至末端之长度短于该第一长度之第二长度的一组第二分支信号线,并且该第一分支信号线之单位长度所产生的电感较小于该第二分支信号线之单位长度所产生的电感。2.依据申请专利范围第1项之积体电路装置模组,其中该第一分支信号线是较宽于该第二分支信号线。3.依据申请专利范围第1项之积体电路装置模组,其中该母板在相对于该分支信号线之位置处具有经过绝缘薄膜而形成之电源接线层,并且相对于该第一分支信号线之该电源接线层区域大于,以单位长度而言,相对于该第二分支信号线之区域。4.依据申请专利范围第1项之积体电路装置模组,其中该母板在相对于该分支信号线之位置处具有经过绝缘薄膜而形成之电源接线层,并且相对于该第二分支信号线之该电源接线层区域被移除。5.依据申请专利范围第1项之积体电路装置模组,其中该第二分支信号线之至少一部分是由含镍材料或者另一种铁磁材料所形成。6.依据申请专利范围第1.2.3.4或5项之积体电路装置模组,其中用以输出该公用信号之一组驱动元件是装设在该母板上面,并且该驱动元件输出该公用信号至该公用节点。7.一种积体电路装置模组,其中多数个积体电路元件族群被装设在一组母板上面,包含有:多数条分支信号线,它们形成在该母板上面并且从一组公用分支节点延伸至分别的末端,一组公用信号沿着该等末端分别地供应至该等积体电路元件族群,其中该等多数条分支信号线之各条包含具有从分支节点至末端之第一长度的一组第一分支信号线,以及具有从分支节点至末端之长度短于该第一长度之第二长度的一组第二分支信号线,并且该第一和该第二分支信号线之末端被连接在一起以形成一组信号线回路。8.依据申请专利范围第7项之积体电路装置模组,进一步地包含有:多数条信号线回路,各具有大致相同的长度。9.依据申请专利范围第7或8项之积体电路装置模组,其中用以输出该公用信号之一组驱动元件是装设在该母板上面,并且该驱动元件输出该公用信号至该公用节点。10.一种积体电路装置模组,其中多数个积体电路元件被装设在一组母板上面,包含有:第一和第二分支信号线,它们形成在该母板上面并且从一公用分支节点延伸至一末端,一组公用信号沿着该末端分别地供应至该等积体电路元件,其中该第一分支信号线具有从该公用分支节点至其末端之第一长度,并且该第二分支信号线具有从该公用分支节点至其末端而短于该第一长度之第二长度,并且该第一分支信号线之每单位长度的电感较小于该第二分支信号线。图式简单说明:第一图是展示信号线之一部分的半导体记忆体模组平面图;第二图展示用以模拟第一图所说明的模组中在节点N1至N5之信号波形图;第三图展示沿着时间轴首先4奈秒周期部分被放大的信号波形图;第四图是依据本发明第一实施例之积体电路元件模组的平面图;第五图展示第四图中母板上面分支信号线之等效电路;第六图是展示信号传输时间相对于分支信号线宽度之表;第七图是展示依据第一实施例在分别的节点之信号波形图;第八图是展示第七图中首先4奈秒上升时间部分沿着时间轴被放大之信号波形图;第九图是依据第二实施例的积体电路元件模组之平面图;第十图是一组一般模组之母板横截面图;第十一图是依据第二实施例的母板之横截面图;第十二图是依据第二实施例的母板之部分平面图;第十三图是当接地接线层之一部分被移除时被延迟信号传输之概念图;第十四图是依据第四实施例的母板之平面图;以及第十五图是第十四图中信号线之等效电路图。 |
