| 主权项 |
1.一种处理资料装置,系由下列构件构成:多个单一位元处理元件,相互耦合在一起以形成一个mxn处理元件阵列,其中m是一整数列,而n是一整数行,其中:每个处理元件包含一可定址储存器,用以储存在一阵列格式中之图素资料,在此格式中每一可定址储存器都保留有关联于一个图素的所有位元;而且该处理元件阵列,包括用来提供直接读/写存取至位于该处理元件阵列之任一指定列的可定址储存器,而无需将该资料传递经由该阵列的其他列;一可定址输入/输出记忆体,用以依光域扫瞄次序储存图素资料;图素转角逻辑,耦合于该输入/输出记忆体及该处理元件阵列,用来在该输入/输出记忆体之间传递图素资料,及用以重排序传递中图素资料的位元,以便在该光域扫瞄次序与该阵列格式之间转换。2.依申请专利范围第1项之装置,其中该图素转角逻辑包含q个转换器,其中该q値为一整数,每个转换器包括:用来储存p个图素单元的暂存器,其中n=pq;且每个图素资料包含r个图素单元,其中r是一整数;耦合于该输入/输出记忆体之装置,用以传递p个图素单元进出该暂存器,其中该p个图素单元系选自p个连序图素资料;及耦合在该处理元件阵列之装置,用以同时在该暂存器与在该处理元件阵列之一定址列中之各个处理元件之间传递该p个图素单元,其中该p个图素单元之每一个系每一次被传递一位元。3.依申请专利范围第2项之装置,其中该p个图素单元系来自该具有等效値的连序图素资料之部份。4.依申请专利范围第2项之装置,其中该暂存器包含p个并联至串联/串联至并联(PS/SP)移位暂存器,每个暂存器用来储存该p个图素单元的各个单元。5.依申请专利范围第2项之装置,进一步包括控制装置,用以控制该q个转换器使之当图素单元在输入/输出记忆体与在第一转换器之暂存器之间传递时,其他图素单元则在第二转换器之暂存器与在该处理元件阵列所定址列中之各个处理元件之间传递。6.一种用以处理资料之装置,包括:一个处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件,其中:每一个处理元件连接于至少一个相邻之处理元件;该处理元件阵列包含:一个北方半边阵列,具有一个在北方半边阵列中最南方之列的处理元件之输入/输出埠,其中资料系藉将资料施加于最南方之列的处理元件,并将该施加之资料向北方移位,直到该资料到达在北方半边阵列中的处理元件中之一个目标处理元件而供给该北方半边阵列;及一个南方半边阵列,具有一个在南方半边阵列中最北方之列的处理元件之输入/输出埠,其中资料系藉将资料施加于最北方之列的处理元件,并将该施加之资料向南方移位,直到该资料到达在南方半边阵列中的处理元件中之一个目标处理元件而供给该南方半边阵列。7.依申请专利范围第6项之装置,另包括:一控制器,用以接收指令并由此产生该处理元件指令字组,此指令字组被供应至该多个相同的处理元件。8.依申请专利范围第6项之装置,进一步包括:一输入/输出(I/O)记忆体,具有第一埠及第二埠,其中:该第一埠是用来接收来自一在装置外部的来源之资料及将资料供应至该来源;该第二埠是用来接收来自该处理元件阵列的资料及将资料供应至该处理元件阵列;该第二埠包含:一上部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料之组的最高有效部份;及一下部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料字组的最低有效部份;该上部第二埠是选择性地连接于该北方或南方半边阵列之该输入/输出埠;及该下部第二埠是选择性地连接于不连接该上部第二埠之北方或南方半边阵列之一的该输入/输出埠。9.依申请专利范围第6项之装置,进一步包括:一I/O定序器,用来产生上部及下部第二埠位址以供存取资料从该I/O记忆体传递至该北方及南方半边阵列中之各一阵列,其中上部第二埠位址系根据下式产生:上部区块位址=基底+S*(影像大小/2)+1式中,基底为常数,S为用以输入现时位元平面之现时移位计数,影像大小为在一图素中的位元数,而I=(0…(影像大小/2)-1);而下部第二埠位址系根据下式,产生:下部区块位址=基底+(((N/2)-1)-S)*影像大小/2+1,式中,N为代表处理元件阵列中列数的一偶数整数。10.一种用以处理资料之装置,包括:一个处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件,其中:每一个处理元件连接于至少一个相邻之处理元件;该处理元件阵列包含:一个北方半边阵列,具有一个在北方半边阵列中最南方之列的处理元件之输入/输出埠,其中资料系藉将资料从在北方半边阵列中的处理元件中之一个目标处理元件向南方移位而从该北方半边阵列输出,直到该资料到达该最南方之列的处理元件之输入/输出埠;及一个南方半边阵列,具有一个在南方半边阵列中最北方之列的处理元件之输入/输出埠,其中资料系藉将资料从南方半边阵列中的处理元件中之一个目标处理元件向北方移位而从南方半边阵列输出,直到该资料到达该最北方之列的处理元件输入/输出埠。11.依申请专利范围第10项之装置,另包括:一控制器,用以接收指令并由此产生该处理元件指令字组,此指令字组被供应至多个相同的处理元件。12.依申请专利范围第10项之装置,进一步包括:一输入/输出(I/O)记忆体,具有第一埠及第二埠,其中:该第一埠是用来接收来自一在装置外部的来源之资料及将资料供应至该来源;该第二埠是用来接收来自该处理元件阵列的资料及将资料供应至该处理元件阵列;该第二埠包含:一上部第二埠,用以出入储存在由一下部第二埠位址指定的位置上之该I/O记忆体之一资料字组的最高有效部份;及一下部第二埠,用以出入储存在由一下部第二埠位址指定的位置上之该I/O记忆体之一资料字组的最低有效部份;该上部第二埠是选择性地连接于该北方或南方半边阵列之该输入/输出埠;及该下部第二埠是选择性地连接于不连接该上部第二埠之北方或南方半边阵列之一的该输入/输出埠。13.一种用在一平行处理器之击中平面(hitplane)处理装置,包括一个用以回应处理元件指令字组而处理资料之处理元件阵列,其中该处理元件阵列包含多个相同的处理元件;及一个用以接收及供给资料出入于该装置外部之来源,与用以接收及供给资料出入于该处理元件阵列之输入/输出(I/O)记忆体,该击中平面处理装置包括:一移位暂存器,用以接收来自该处理元件阵列之终端列的资料;一列数计数器,用以维持一代表何列处理元件原先被供给现已存在于移位暂存器的资料之値;一行数计数器,用以维持一代表何行处理元件原先被供给现已在移位暂存器中被分析之资料之値;一击中计数器,用以维持一代表有多少指示击中的被分析位元之値;及装置,以从该击中计数器値产生一I/O记忆体位址,并将该列数及行数计数器値储存入该定址之I/O记忆体位置。14.一种用以处理资料之装置,包括:一处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件;其中:每一个处理元件连接于至少一个相邻之处理元件;及每一个处理元件皆耦合以接收同一组处理元件指令字组;一输入/输出(I/O)记忆体,构成接收及供给来自及至该装置外部之一来源之资料,及接收供给来自及至该处理元件阵列之资料;以及梯级频布图处理装置,用以产生梯级频布图资讯并储存该梯级频布图资讯于该I/O记忆体中,其中该梯级频布图处理装置,包括:读取装置,用以读取储存于I/O记忆体中之一资料项;产生装置,用以从该读取之资料项以产生I/O记忆体位址;装置,使用所产生的I/O记忆体位址以指定一在I/O记忆体之位置,并且检索来自该定位之I/O记忆体位置之计数値;用以增加该检索计数値之装置;及用以储存该检索计数値于该定址I/O记忆体位置。15.一种用以处理资料之装置,包括:一处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件;其中:每一个处理元件连接于至少一个相邻之处理元件;及每一个处理元件皆耦合以接收同一组处理元件指令字组;一控制装置,用以接收指令并自此产生处理元件指令字组以供应至该多个相同之处理元件;一输入/输出(I/O)记忆体,具有第一埠及第二埠,其中:该第一埠是用来接收来自一在装置外部的来源之资料及将资料供应至该来源;该第二埠是用来接收来自该处理元件阵列的资料及将资料供应至该处理元件阵列;其中:在第一存取模态中,该I/O记忆体之第一埠具有第一滙流排宽度并容许该I/O记忆体的全位址范围为该记忆体存取或DMA存取出入;在第二存取模态中,该I/O记忆体之第一埠具有减小的滙流排宽度并容许该I/O记忆体的全位址范围为该记忆体存取或DMA存取出入。16.依申请专利范围第15项之装置,其中:在第三存取模态中,该I/O记忆体之第一埠系被分成个别的减宽滙流排,而该I/O记忆体对一使用者而言呈现如同两个个别的记忆体,一个只对记忆体存取回应,而另一个则只对DMA存取回应。17.一种操控资料处理装置之方法,包括:一可定址输入/输出记忆体及多个单位元处理元件相互耦合一起,以形成一个mn处理元件阵列,其中m为列的一整数,而n为行的一整数,其中每一个处理元件包含一用以储存图素资料于阵列格式中的可定地储存器,每个可定址储存保有所有对应于一个图素的位元于该阵列格式中;而该处理元件阵列包含一装置,可提供直接读取/书写存取给位于该处理元件阵列中任何定址之列的位置之该可定址储存器,而无需将该资料传经该阵列的其他列,该方法包括下列步骤:将图素资料依光域扫瞄顺序储存于该可定址输入/输出记忆体中,及将图素资料在该输入/输出记忆体与该处理元件阵列之间传递,其中传递包括将要传递之图素资料的位元重排序以便在该光域扫瞄顺序与该阵列格式之间转换。18.依申请专利范围第17项之装置,其中该传递图素资料之步骤包含下列步骤:提供q个转换器,其中q値为一整数,每个转换器包含:用以储存p个图素单元之暂存器,其中:n=pq;及每个图素资料包含r个图素单元,其中r为一整数;在每一转换器中,将p个图素单元在该输入/输出记忆体与该暂存器之间传递,其中p个图素单元系选自p个连序的图素资料;且在每一转换器中,同时将该p个图素单元在该暂存器与在该处理元件阵列的一定址之列的各对应处理元件之间传递,其中该p个图素单元之每一个系每次以一位元被传递。19.依申请专利范围第18项之方法,其中该p个图素单元系来自具有等效的连序图素资料。20.依申请专利范围第18项之方法,其中该暂存器包括p个并联至串联/串联至并联(PS/SP)移位暂存器,每个暂存器用来储存该p个图素单元的各个单元。21.依申请专利范围第18项之方法,进一步包括控制步骤,将该q个转换器控制为当图素单元在输入/输出记忆体与在第一转换器之暂存器之间传递时,其他图素单元则在第二转换器之暂存器与在该处理元件阵列之定址列中之各个处理元件之间传递。22.一种操控资料处理装置之方法,包括:一个处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件,其中:每一个处理元件连接于至少一个相邻之处理元件;该方法包括下列步骤:传递资料至一个北方半边阵列,此传递系藉由一将资料施加于一个在北方半边阵列中最南方之列的处理元件之输入/输出埠,并将该施加之资料向北方移位,直到该资料到达在北方半边阵列的处理元件中之一个目标处理元件而达成;及传递资料至一个南方半边阵列,此传递系藉由将资料施加于一个在南方半边阵列最北方之列的处理元件之输入/输出埠,并将该施加之资料向南方移位,直到该资料到达在南方半边阵列的处理元件中之一个目标处理元件而达成。23.依申请专利范围第22项之方法,其中该资料处理装置进一步包括一具有第一埠及第二埠之输入/输出(I/O)记忆体,其中该第一埠系用来接收及供应来自或至该装置外部之一来源之资料;而该第二埠系用来接收及供应来自或至该处理元件阵列之资料;且该第二埠包含:一上部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料字组的最高有效部份;及一下部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料字组的最低有效部份,其中该上部及下部埠位址彼此独立;且该方法尚包括下列步骤,将该上部第二埠选择性地连接于该北方半边阵列的最南方之一列或南方半边阵列的最北方之一列之该输入/输出埠;及将该下部第二埠选择性地连接于不连接该上部第二埠之北方或南方半边阵列之一的输入/输出埠。24.依申请专利范围第23项之方法,进一步包括下列步骤:产生上部及下部第二埠位址以供存取资料从该I/O记忆体传递至该北方及南方半边阵列中之各一阵列,其中上部第二埠位址系根据下式产生:上部区块位址=其底+S*(影像大小/2)+1式中,基底为常数,S为用以输入现时位元平面之现时移位计数,影像大小为在一图素中的位元数,而I=(0…(影像大小/2)—1);且下部第二埠位址系根据下式,产生:下部区块位址=基底+(((N/2—1)S)*影像大小/2+1式中,N为代表处理元件阵列中列数的一偶数整数。25.一种操控资料处理装置之方法,包括:一个处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件,其中:每一个处理元件连接于至少一个相邻之处理元件;该方法包括下列步骤:传递资料离开一个北方半边阵列,此传递系藉由将资料从北方半边阵列的处理元件中之一目标处理元件向南方移位,直到该资料到达最南方之列的处理元件之一个输入/输出埠而达成;及传递资料离开一南方半边阵列,此传递系藉由将资料从南方半边阵列的处理元件中之一目标处理元件向北方移位,直到该资料抵达最北方之列的处理元件之一个输入/输出埠而达成。26.依申请专利范围第25项之方法,其中该资料处理装置进一步包括一具有第一埠及第二埠之输入/输出(I/O)记忆体,其中该第一埠系用来接收及供应来自或至该装置外部之一来源之资料;而该第二埠系用来接收及供应来自或至该处理元件阵列之资料;且该第二埠包含:一上部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料字组的最高有效部份;及一下部第二埠,用以出入储存在该I/O记忆体之由一下部第二埠位址指定的位置上之一资料字组的最低有效部份,其中该上部及下部埠位址彼此独立;且该方法尚包括下列步骤:将该上部第二埠选择性地连接于该北方半边阵列的最南方之一列或南方半边阵列的最北方之一列之该输入/输出埠;及将该下部第二埠选择性地连接于不连接该上部第二埠之北方或南方半边阵列之一的输入/输出埠。27.一种在资料处理装置中产生一击中平面表(hitplane table)之方法,包括:一处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件;其中:每一个处理元件连接于至少一个相邻之处理元件;及每一个处理元件皆耦合以接收同一组处理元件指令字组;一控制器,用来接收指令并自此产生该处理元件指令字组以便供给该多个相同之处理元件;以及一具有第一埠及第二埠之输入/输出(I/O)记忆体,其中:该第一埠系用来接收及供应来自或至该装置外部之一来源之资料;而该第二埠系用来接收及供应来自或至该处理元件阵列之资料;该方法包括下列步骤:接收来自该处理元件阵列之终端列的资料;维持一代表何列处理元件原先被供给现已存在于移位暂存器的资料之値;维持一代表何行处理元件原先被供给现已在移位暂存器中被分析之资料之値;维持一代表有多少指示击中的被分析位元之値;及从该击中计数器値产生一I/O记忆体位址,并将该列数及行数计数器値储存于该定址之I/O记忆体位置。28.一种在资料处理装置中产生梯级频布图之方法,包括:一处理元件阵列,用以回应处理元件指令字组而处理资料,其中该处理元件阵列包含多个相同的处理元件;其中:每一个处理元件连接于至少一个相邻之处理元件;及每一个处理元件皆耦合以接收同一组处理元件指令字组;该资料处理装置进一步包括一输入/输出(I/O)记忆体,构成可接收及供给来自及至该装置外部之一来源之资料,以及接收供给来自及至该处理元件阵列之资料;该方法包括下列步骤:读取储存于I/O记忆体中之一资料项;从该读取之资料项产生I/O记忆体位址;使用所产生的I/O记忆体位址以定址一在I/O记忆体之位置,并且检索来自该定址之I/O记忆体位置之计数値;增加该检索计数値;及将该增加之値储存于该定址I/O记忆体位置。图式简单说明:第一图是根据本发明之一观点的网接电脑积体电路(MCC IC)之非常高阶方块图;第二图是范例MCC IC之范例信号介面更详细的方块图;第三图是根据本发明之一观点的MCC IC之指令存取时序图;第四图是该MCC IC之记忆体介面信号的功能时序图;第五图是处理元件(PE)阵列中某些对应于PE阵列南、北端之输入输出的介面信号时序图;第六图是根据本发明之一观点的MCC IC架构之一具体实施例的方块图;第七图是整个PE阵列103之33的部份;第八图是根据本发明之一观点的范例PE之内部资源方块图;第九图A、第九图B、第九图C共同构成范例PE较高阶的细部方块图;第十图是根据本发明之一观点,促进资料在PE阵列移入及移出的CM平面排列;第十一图是PE控制字组(CW)的范例格式;第十二图是更详细描示ALU逻辑的方块图;第十三图是根据本发明之一观点,控制MCC IC 101运算之范例控制器的主要元件方块图;第十四图A、第十四图B、及第十四图C是根据本发明之一观点的范例影像描述子之格式;第十五图A及第十五图B是纯量运算元的范例影像描述子格式;第十六图是阵列处理器指令字组1501之范例格式;第十七图是载入指令的范例格式;第十八图A、第十八图B、及第十八图C描示在指令中如何以Mod栏位指示相邻关系;第十九图A、第十九图B、及第十九图C共同组成范例MCC IC更详细的方块图;第二十图是根据本发明之一观点,关于撷取单元以及与它互动之某些资源的更详细方块图;第二十一图描示根据本发明之一具体实施例,在影像描述子表格及其他一些硬体元件间的关系;第二十二图A及第二十二图B共同构成描示指令序列发生器及I-seq记忆体的更详细方块图;第二十三图描示从指令序列发生器1205接收之PSEQ指令字组的范例格式;第二十四图A、第二十四图B、及第二十四图C共同构成根据本发明之一观点的覆叠逻辑方块图;第二十五图描示PE命令字组如何被管线延迟校正所中断;第二十六图描示记忆体冲突状况时序图;第二十七图是根据本发明之一观点的I/O RAM之具体实施例方块图;第二十八图A、第二十八图B、及第二十八图C分别描示由8位元图素构成之样本影像如何被储存在I/ORAM 107、图素在PE的北及南阵列中的最终分布、以及当图素大小大于1时,组成任一图素的位元在从I/O RAM移出后如何分布在数个PE间。第二十九图A至第二十九图I描示在PE阵列中重新安排资料位元的步骤,使得每一PE 701能够储存组成个别图素的所有位元;第三十图是根据本发明之一观点,对影像移动运算之位址产生器的具体实施例之方块图;第三十一图是根据本发明之一观点的击中平面逻辑方块图;第三十二图是根据本发明之一观点,支援色阶分布图运算之范例例位址产生器方块图;第三十三图A至第三十三图D描示根据本发明之一观点进行I/O RAM外部存取的不同模态;第三十四图A至第三十四图C描示根据本发明之一观点的图素垄断逻辑;第三十五图描示根据本发明之一观点,在PE内用来完成快速乘法运算具体实施之相关资料路径;第三十六图是根据本发明之一观点描示快速乘法运算第一具体实施例的控制流之流程图;第三十七图是根据本发明之一观点,对支援快速乘法运算第二具体实施例之PE的另一具体实施方块图;第三十八图是根据本发明之一观点,在PE中进行快速除法运算之相关资料路径方块图;第三十九图A及第三十九图B分别描示传统除法运算的第一及第二回合;第四十图描示根据第一改善进行除法运算之范例回合;第四十一图描示根据第二改善进行除法运算之范例回合;第四十二图A、第四十二图B、及第四十二图C共同描示对阵列象限的PE控制之分布;以及第四十三图A、第四十三图B、及第四十三图C共同描示4x16 PE群组的功能元件。 |
