| 主权项 |
1.一种半导体积体电路装置的制造方法,其特征为在半导体基板的主面上具有半导体区域,在上述主面上具有电容元件,其包含第一电极、电介质膜及第二电极;且具有(a)上述半导体区域形成步骤,其系在上述半导体基板的主面上形成;(b)第一绝缘膜形成步骤,其系在上述半导体区域上形成;(c)第一导体形成步骤,其系在上述第一绝缘膜的内部形成;(d)第二绝缘膜形成步骤,其系在上述第一绝缘膜上形成;(e)上述第一导体之一部分露出步骤,其系于上述第二绝缘膜上形成开口部,在上述开口部的底部露出;(f)阻挡膜形成步骤,其系在上述开口部内之上述第一导体表面形成;(g)上述第一电极形成步骤,其系上述开口部的内部经由上述阻挡膜及第一导体与上述半导体区域电连接;(h)上述电介质膜形成步骤,其系在上述第一电极上形成;(i)热处理实施步骤,其系在氧化性环境中对上述电介质膜实施;及(j)上述第二电极形成步骤,其系在上述电介质膜上形成。2.如申请专利范围第1项之半导体积体电路装置的制造方法,还具有MISFET形成步骤,其系在上述半导体基板的主面上形成,并具有闸极、源极区域、汲极区域;上述半导体区域为形成在上述半导体基板主面上之MISFET的源极或汲极区域。3.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述第二绝缘膜系由第一层绝缘膜与形成在上述第一层绝缘膜上之第二层绝缘膜所构成,上述(e)步骤中之上述开口部的形成步骤包含:上述第二层绝缘膜的蚀刻步骤,其系在对上述第二层绝缘膜的蚀刻速度大于对上述第一层绝缘膜之蚀刻速度的条件下实施;及上述第一层绝缘膜的蚀刻步骤,其系位于形成在上述第二层绝缘膜的开口底部。4.如申请专利范围第3项之半导体积体电路装置的制造方法,其中上述第一层绝缘膜系由氮化矽构成,上述第二层绝缘膜系由氧化矽构成。5.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述第一导体系由包含矽的导体膜构成,且包含(k)矽化膜形成步骤,其系在露出于上述开口部底部的第一导体上形成。6.如申请专利范围第5项之半导体积体电路装置的制造方法,其中形成上述矽化膜的步骤包含:金属膜形成步骤,其系在露出于上述开口部底部的第一导体上形成;及矽化步骤,其系实施热处理,使上述金属膜矽化。7.如申请专利范围第6项之半导体积体电路装置的制造方法,其中上述金属膜系由钌、钛或钴构成。8.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(c)步骤的上述第一导体形成步骤包含:开口部形成步骤,其系在上述第一绝缘膜上形成;导电性连接体形成步骤,其系在上述开口部的内部形成,以矽为主要成分;及矽化膜形成步骤,其系在上述导电性连接体上形成。9.如申请专利范围第8项之半导体积体电路装置的制造方法,其中上述矽化膜系以矽化钌、矽化钛或矽化钴构成。10.如申请专利范围第8项之半导体积体电路装置的制造方法,其中上述(f)步骤的上述阻挡膜形成步骤中包含氧化步骤,其系氧化露出于上述开口部底部的上述第一导体表面。11.如申请专利范围第5项之半导体积体电路装置的制造方法,其中上述(f)步骤的上述阻挡膜形成步骤中包含氧化步骤,其系氧化上述矽化膜。12.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(f)步骤的上述阻挡膜形成步骤中包含阻挡膜形成步骤,其系以溅射法或CVD法在上述开口部内部形成。13.如申请专利范围第12项之半导体积体电路装置的制造方法,其中上述阻挡膜为氮化钛、氮化钨、矽氮化钨、矽氮化钛或矽氮化钽。14.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(g)步骤的上述第一电极形成步骤中包含:第一金属膜形成步骤,其系以溅射法在上述开口部的内部形成;及第二金属膜形成步骤,其系以CVD法在上述第一金属膜上形成。15.如申请专利范围第14项之半导体积体电路装置的制造方法,其中上述第一及第二金属膜系由钌或白金构成。16.如申请专利范围第14项之半导体积体电路装置的制造方法,其中上述(g)步骤的上述第一电极形成,系调整上述第一及第二金属膜的膜厚,反映上述开口部的凹状,在其上面保留凹部,上述电介质膜及第二电极形成在上述第一电极的上部,其系包含上述凹部的内壁。17.如申请专利范围第3项之半导体积体电路装置的制造方法,还包含(m)上述第一电极侧壁部露出步骤,其系在上述第二层绝缘膜之蚀刻速度大于上述第一层绝缘膜之蚀刻速度的条件下,蚀刻除去上述第一电极四周的上述第二层绝缘膜;于上述(h)步骤中,以上述(m)步骤所露出之上述第一电极的侧壁上也形成上述电介质膜。18.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(h)步骤还包含热处理步骤,其系使上述电介质膜结晶化。19.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(i)步骤之前还包含,(n)热处理实施步骤,其系在非氧化性环境中对上述电介质膜实施。20.如申请专利范围第19项之半导体积体电路装置的制造方法,其中上述电介质膜系由氧化钽膜构成,且上述(i)步骤及(n)步骤的热处理温度范围为500-750℃。21.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(h)步骤包含:氧化钽膜形成步骤,其系在上述第一电极上形成;热处理实施步骤,其系在非氧化性环境中对氧化钽膜实施;及第二电介质膜形成步骤,其系在热处理后之氧化钽膜上形成。22.如申请专利范围第21项之半导体积体电路装置的制造方法,其中上述第二电介质膜为氧化钽膜或钛酸钡锶膜。23.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述电介质膜系由数个电介质膜的叠层膜构成。24.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述电介质膜系由氧化钽膜、氧化钛膜、钛酸钡锶膜、钛酸钡膜、钛酸锶膜中选择之一种或数种单层膜或多层膜构成。25.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述第二电极系由钌或氮化钛构成。26.一种半导体积体电路装置的制造方法,其特征为在半导体基板的主面上具有记忆单元,其包含MISFET及电容元件;且具有(a)MISFET形成步骤,其系在半导体基板的主面上形成;(b)导体形成步骤,其系与上述MISFET的源极、汲极区域电连接;(c)绝缘膜形成步骤,其系在上述导体的上部形成;(d)开口部形成步骤,其系在上述绝缘膜上形成;(e)上述电容元件的下部电极形成步骤,其系在上述开口部内部形成,并具有第一钌膜;(f)上述电容元件的电介质膜形成步骤,其系在上述第一钌膜上形成,并具有氧化钽膜;及(g)上述电容元件的上部电极形成步骤,其系在上述电介质膜上形成,并具有第二钌膜。27.如申请专利范围第26项之半导体积体电路装置的制造方法,其中上述(f)步骤还包含:热处理步骤,其系在500-750℃的非氧化性环境中实施;及热处理步骤,其系在500-700℃的氧化性环境中实施。28.如申请专利范围第26项之半导体积体电路装置的制造方法,其中上述(f)步骤还包含:第一氧化钽膜形成步骤;热处理实施步骤,其系使第一氧化钽膜结晶化;第二氧化钽膜形成步骤;及热处理实施步骤,其系在氧化性环境中对第二氧化钽膜实施。29.一种半导体积体电路装置的制造方法,其特征为在半导体基板的主面上具有记忆单元,其包含MISFET及电容元件;且具有(a)上述MISFET形成步骤,其系在半导体基板的主面上形成;(b)第一绝缘膜形成步骤,其系在上述MISFET的上部形成;(c)第一开口部形成步骤,其系在上述第一绝缘膜上形成;(d)导电性连接体形成步骤,其系在上述第一开口部的内部形成;(e)第二绝缘膜形成步骤,其系在上述第一绝缘膜上形成;(f)上述导电性连接体之一部分露出步骤,其系在上述第二绝缘膜上形成第二开口部,在第二开口部的底部露出;(g)阻挡膜形成步骤,其系在上述第二开口部内部之上述导电性连接体的表面上形成;(h)第一金属连接体形成步骤,其系在上述第二开口部内部的阻挡膜上形成;(i)第三绝缘膜形成步骤,其系在上述第二绝缘膜的上部形成;(j)上述金属连接体露出步骤,其系在上述第三绝缘膜上形成第三开口部,在第三开口部的底部露出;(k)下部电极形成步骤,其系上述第三开口部的内部经由上述金属连接体、阻挡膜、导电性连接体,与MISFET的源极、汲极区域电连接;(l)电介质膜形成步骤,其系在上述下部电极上形成;(m)热处理实施步骤,其系在氧化性环境中对上述电介质膜实施;及(n)上部电极形成步骤,其系在上述电介质膜上形成。30.一种半导体积体电路装置的制造方法,其特征为在半导体基板的主面上具有半导体区域及电容元件,其包含:第一电极、电介质膜及第二电极;且具有(a)半导体区域形成步骤,其系在半导体基板上形成;(b)第一绝缘膜形成步骤,其系在上述半导体区域的上部形成;(c)第一导体形成步骤,其系在上述第一绝缘膜的内部形成;(d)第二绝缘膜形成步骤,其系在上述第一绝缘膜上形成;(e)上述第一导体露出步骤,其系于上述第二绝缘膜上形成开口部,在开口部的底部露出;(f)阻挡膜形成步骤,其系在上述开口部的底部形成;(g)第一电极形成步骤,其系上述开口部的内部经由上述阻挡膜及第一导体与上述半导体区域电连接;(h)电介质膜形成步骤,其系在氧化性环境中在上述第一电极上形成;及(i)第二电极形成步骤,其系在上述电介质膜上形成。31.一种半导体积体电路装置,其特征为具有:半导体基板主面上的半导体区域、上述半导体区域上部的第一绝缘膜、上述第一绝缘膜内部的第一导体、上述第一绝缘膜上的第二绝缘膜、形成在上述第二绝缘膜上,与上述第一导体之一部分电连接的第一电极、与上述第一电极相对形成的第二电极、及形成在上述第一及第二电极间的电介质膜;且在上述第一电极与上述第一导体之间形成有金属矽化膜,在上述金属矽化膜与上述第一电极之间形成有阻挡膜。32.一种半导体积体电路装置,其特征为具有:半导体基板主面上的半导体区域、上述半导体区域上部的第一绝缘膜、上述第一绝缘膜内部的第一导体、与上述第一导体之一部分电连接,且形成柱状的第一电极、与上述第一电极相对形成的第二电极、及形成在上述第一及第二电极间的电介质膜;且在上述第一电极与上述第一导体之间形成有金属矽化膜,在上述金属矽化膜与上述第一电极之间形成有阻挡膜;上述金属矽化膜系形成在上述第一电极与上述第一导体接触区域的上述第一导体表面上;上述阻挡膜系形成在上述第一导体的整个底部上。33.如申请专利范围第32项之半导体积体电路装置,其中上述金属矽化膜为矽化钌(RuSi)膜、矽化钛(TiSi)膜、矽化钴(CoSi)膜之中的一种;上述阻挡膜为矽化钌膜、矽化钛膜或矽化钴膜的氧化膜、氮化钛(TiN)膜、氮化钨(WN)膜、矽氮化钨(WNSi)膜、矽氮化钛(TiNSi)膜、矽氮化钽(TaNSi)膜之中的一种。34.如申请专利范围第32项之半导体积体电路装置,其中上述电介质膜为自氧化钽膜、氧化钛膜、钛酸钡锶膜、钛酸钡膜、钛酸锶膜中选出之一种或数种单层膜或多层膜。35.如申请专利范围第34项之半导体积体电路装置,其中上述第二电极系由钌或氮化钛构成。36.一种半导体积体电路装置,其特征为具有:半导体基板主面上的半导体区域、上述半导体区域上部的第一绝缘膜、上述第一绝缘膜内部的第一导体、上述第一绝缘膜上的第二绝缘膜、形成在上述第二绝缘膜上,与上述第一导体之一部分电连接的第一电极、与上述第一电极相对形成的第二电极、及形成在上述第一及第二电极间的电介质膜;且在上述第一电极与上述第一导体之间形成有阻挡膜,上述阻挡膜系对形成于上述第二绝缘膜上的开口自整合性形成。37.如申请专利范围第36项之半导体积体电路装置,其中上述阻挡膜为矽氧化膜。38.一种半导体积体电路装置,其特征为具有:半导体基板主面上的半导体区域、上述半导体区域上部的第一绝缘膜、上述第一绝缘膜内部的第一导体、上述第一绝缘膜上的第二绝缘膜、上述第二绝缘膜内部的第二导体、与上述第二导体之一部分电连接的第一电极、与上述第一电极相对形成的第二电极、及形成在上述第一及第二电极间的电介质膜;且在上述第一导体与上述第二导体之间形成有金属矽化膜;上述第二导体包含钌。39.如申请专利范围第38项之半导体积体电路装置,在上述金属矽化膜与上述第一电极之间形成有阻挡膜。40.如申请专利范围第39项之半导体积体电路装置,其中上述金属矽化膜为矽化钌(RuSi)膜、矽化钛(TiSi)膜、矽化钴(CoSi)膜之中的一种;上述阻挡膜为矽化钌膜、矽化钛膜或矽化钴膜的氧化膜、氮化钛(TiN)膜、氮化钨(WN)膜、矽氮化钨(WNSi)膜、矽氮化钛(TiNSi)膜、矽氮化钽(TaNSi)膜之中的一种。图式简单说明:图1为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图2为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图3为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图4为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图5为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图6为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图7为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图8为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图9为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图10为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图11为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图12为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图13为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图14为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图15为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图16为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图17为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图18为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图19为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图20为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图21为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图22为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图23为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图24为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图25为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图26为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图27为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图28为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图29为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图30为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图31为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图32为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的平面图。图33为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图34为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图35为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图36为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图37为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图38为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图39为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图40为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图41为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图42为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图43为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图44为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图45为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图46为按照步骤顺序显示本发明第一种实施形态之DRAM制造步骤一种范例的剖面图。图47(a)至图47(f)为按照步骤顺序显示本发明第二种实施形态之DRAM制造步骤一种范例的剖面图。图48(a)至图48(c)为按照步骤顺序显示本发明第三种实施形态之DRAM制造步骤一种范例的剖面图。图49(a)至图49(d)为按照步骤顺序显示本发明第三种实施形态之DRAM制造步骤一种范例的剖面图。图50(a)至图50(f)及图51(g)至图51(j)为按照步骤顺序显示本发明第四种实施形态之DRAM制造步骤一种范例的剖面图。图52(a)至图52(f)及图53(a)、图53(b)为按照步骤顺序显示本发明第五种实施形态之DRAM制造步骤一种范例的剖面图。图54为显示本发明第五种实施形态之DRAM制造步骤其他范例的剖面图。图55(a)至图55(c)为按照步骤顺序显示本发明其他实施形态之DRAM制造步骤一种范例的剖面图。图56为显示本发明其他实施形态之DRAM制造步骤其他范例的剖面图。图57(a)至图57(c)为按照步骤顺序显示本发明其他实施形态之DRAM制造步骤一种范例的剖面图。图58(a)至图58(f)为按照步骤顺序显示本发明其他实施形态之DRAM制造步骤一种范例的剖面图。图59(a)至图59(h)为按照步骤顺序显示本发明其他实施形态之DRAM制造步骤一种范例的剖面图。图60(a)至图60(c)为用于说明本发明之课题的剖面图。图61(a)及图61(b)为用于说明本发明之课题的剖面图。图62(a)至图62(c)为用于说明本发明之课题的剖面图。 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