| 主权项 |
1.一种电脑系统,包含一个记忆体控制器,其包括一个以时槽为基础之控制器,其中该以时槽为基础的控制器适合发送一个跨越于第一固定封包时槽与第二固定封包时槽之封包。2.如申请专利范围第1项之电脑系统,其中该封包发送位置相对于第二固定封包时槽领先半个时槽位置。3.如申请专利范围第1项之电脑系统,其中该封包标示有一属性,该属性指示该封包系跨越于第一固定封包时槽与第二固定封包时槽。4.如申请专利范围第3项之电脑系统,其中该属性为兰巴斯(Rambus)时脉补偿値。5.如申请专利范围第1项之电脑系统,其中该封包为兰巴斯控制封包。6.如申请专利范围第1项之电脑系统,其中该记忆体控制器进一步包含兰巴斯特殊用途积体电路胞元(RAC),其中RAC系作为高频扩充通道介面。7.如申请专利范围第6项之电脑系统,其中该以时槽为基础之控制器包含:一个排程器;一个耦合至该排程器之法则检查器;一个耦合至该排程器及法则检查器之未来封包伫列;以及一个耦合至该未来封包伫列、排程器及法则检查器之过去封包伫列。8.如申请专利范围第7项之电脑系统,其中该法则检查器使用于过去封包伫列的分路来让排程器之未来时槽选择生效。9.如申请专利范围第7项之电脑系统,其中该过去封包伫列以及未来封包伫列为单相位移暂存器。10.如申请专利范围第7项之电脑系统,其中该以时槽为基础之控制器进一步包含耦合至RAC以及排程器之封包驱动器逻辑。11.如申请专利范围第6项之电脑系统,其进一步包含:一个耦合至记忆体控制器内部之RAC之扩充通道;以及一个耦合至扩充通道之转发器。12.如申请专利范围第11项之电脑系统,其进一步包含:一耦合至转发器之延伸通道;以及多个耦合至延伸通道之记忆体装置。13.如申请专利范围第12项之电脑系统,其中该记忆体装置为兰巴斯动态随机存取记忆体(RDRAMs)。14.如申请专利范围第11项之电脑系统,其进一步包含多个耦合至扩充通道之记忆体装置。15.一种记忆体控制器,其包含一个以时槽为基础之控制器,其适合用于发送一个跨越第一固定封包时槽和第二固定封包时槽的封包。16.如申请专利范围第15项之记忆体控制器,其中该封包发送位置相对于第二固定封包时槽领先半个时槽位置。17.如申请专利范围第15项之记忆体控制器,其中该封包标示有一属性,该属性指示该封包系跨越于第一固定封包时槽与第二固定封包时槽。18.如申请专利范围第17项之记忆体控制器,其中该属性为兰巴斯(Rambus)时脉补偿値。19.如申请专利范围第15项之记忆体控制器,其中该封包为兰巴斯控制封包。20.如申请专利范围第15项之记忆体控制器,其中该记忆体控制器进一步包含兰巴斯特殊用途积体电路胞元(RAC),其中RAC系作为高频扩充通道介面。21.如申请专利范围第20项之记忆体控制器,其中该以时槽为基础之控制器包含:一个排程器;一个耦合至该排程器之法则检查器;一个耦合至该排程器及法则检查器之未来封包伫列;以及一个耦合至该未来封包伫列、排程器及法则检查器之过去封包伫列。22.如申请专利范围第21项之记忆体控制器,其中该法则检查器使用于过去封包伫列的分路来让排程器之未来时槽选择生效。23.如申请专利范围第21项之记忆体控制器,其中该过去封包伫列以及未来封包伫列为单相位移暂存器。24.如申请专利范围第21项之记忆体控制器,其中该以时槽为基础之控制器进一步包含耦合至RAC以及排程器之封包驱动器逻辑。25.一种以时槽为基础之控制器,其包含:一个排程器;一个耦合至该排程器之法则检查器;一个耦合至该排程器及法则检查器之未来封包伫列;以及一个耦合至该未来封包伫列、排程器及法则检查器之过去封包伫列;其中该以时槽为基础之控制器系适合用于于预定封包时槽之前发送一封包。26.如申请专利范围第25项之以时槽为基础之控制器,其中该领先封包发送系藉由将该封包跨越于第一固定封包时槽与第二固定封包时槽达成,其中该第一封包时槽系被指定用于先前排程的封包。27.如申请专利范围第25项之以时槽为基础之控制器,其中该过去封包伫列以及未来封包伫列为单相位移暂存器。28.如申请专利范围第25项之以时槽为基础之控制器,其中该以时槽为基础之控制器进一步包含耦合至RAC以及排程器之封包驱动器逻辑。图式简单说明:图1为电脑系统之一具体实施例之方块图;图2为透过转发器耦合至主记忆体装置之记忆体控制器之一具体实施例之方块图;图3A为以时槽为基础之系统之范例时序图;图3B为以时槽为基础之系统之范例时序图;图4为记忆体控制器之具体实施例之方块图;图5A-5D说明藉经修改之以时槽为基础之控制器实施的早期发送的闲置案例序列;以及图6A-6B为修改后以时槽基础之系统之各具体实施例之时序图。 |
