| 主权项 |
1.一种于半导体基底上以接面分隔元件之制法,系包含:在一P型半导体基底上形成一保护层;在该保护层上沉积一钆金属层;图形化上述之钆金属层;对上述具钆分布图形之半导体进行热中子照射;和去除上述之保护层,以形成垂直接面分隔之区城。2.如申请专利范围第1项所述制法,其中所述之半导体基底可为Si、GaAs、Ge或SiGe。3.如申请专利范围第1项所述之制法,其中所述之保护层可为二氧化矽或氮化物。4.如申请专利范围第1项所述之制法,其中所述之保护层厚度约介于300至500埃之间。5.如申请专利范围第1项所述之制法,其中所述之钆金属层之厚度约介于2与5微米之间。6.如申请专利范围第1项所述之制法,其中所述之热中子能量约为1/40eV。7.如申请专利范围第1项所述之制法,其中所述之热中子之加热时间,对中子通量约为5*1012/cm2.s之中子源而言,约介于1天至10天之间。8.一种于半导体基底上以接面分隔元件之制法,系包含:在一P型半导体基底上形成一保护层;在该保护层上覆盖一层光阻;对上述之光阻微影、显影后,再沉积一层钆金属层;去除上述光阻,其上之钆金属层亦将一并被掀除;对上述具钆分布图形之半导体进行热中子照射;和去除上述之保护层,以形成垂直接面分隔之区域。9.如申请专利范围第8项所述之制法,其中所述之半导的基底可为Si、GaAs、Ge或SiGe。10.如申请专利范围第8项所述之制法,其中所述之保护层可为二氧化矽或氮化物。11.如申请专利范围第8项所述之制法,其中所述之保护层厚度约介于300至500埃之间。12.如申请专利范围第8项所述之制法,其中所述之光阻之厚度约介于0.5微米至4微米之间。13.如申请专利范围第8项所述之制法,其中所述之钆金属层之厚度约介于2至5微米之间。14.如申请专利范围第8项所述之制法,其中所述之热中子能量约为1/40eV。15.如申请专利范围第8项所述之制法,其中所述之热中子之加热时间,对中子通量约为5*1012/cm2.s之中子源而言,约介于1天至10天之间。图式简单说明:第一图(a)至第一图(f)为习知介电质隔离法之制程图。第二图为本发明之制程图。第三图为本发明之另一制程图。 |
