| 主权项 |
1.一种低漏电流之静电放电防护电路,其设于一高电源线以及一低电源线之间,该静电放电防护电路包含有:一半导体控制整流器,该半导体控制整流器之阳极系耦合于该高电源线;以及一二极体串接(diode string)电路,系以至少一个二极体顺向串接所构成,该串接电路包含有一正极以及一负极,该正极系耦合于该半导体控制整流器之阴极,而该负极系耦合于该低电源线。2.如申请专利范围第1项之静电放电防护电路,其中该半导体控制整流器包含有nMOS与pMOS其中之一,用以触发该半导体控制整流器。3.如申请专利范围第2项之静电放电防护电路,其中该静电放电防护电路另包含有一静电放电侦测电路,用以侦测该高电源线以及该低电源线其中之一的电压,并输出一电压以触发该半导体控制整流器。4.如申请专利范围第3项之静电放电防护电路,其中该半导体控制整流器包含有一用以触发该半导体控制整流器之nMOS,而该静电放电侦测电路包含有:一电阻,其一端耦合于该高电源线;一电容,与该电阻相串接以形成一串接点,且该电容之一端耦合于该低电源线;以及一反向器,该反向器之输入端系耦合于该串接点,而该反向器之输出端系耦合于该半导体控制整流器中的nMOS之闸极。5.如申请专利范围第3项之静电放电防护电路,其中该半导体控制整流器包含有一控制该半导体控制整流器触发之nMOS,而该静电放电侦测电路包含有:一电容,其一端耦合于该高电源线;以及一电阻,与该电容相串接以形成一串接点,且该电容之一端耦合于该低电源线;其中,该半导体控制整流器的nMOS之闸极系耦合于该串接点。6.如申请专利范围第3项之静电放电防护电路,其中该半导体控制整流器包含有一控制该半导体控制整流器触发之pMOS,而该静电放电侦测电路包含有:一电阻,其一端耦合于该高电源线;以及一电容,与该电阻相串接以形成一串接点,且该电容之一端耦合于该低电源线;其中,该半导体控制整流器的pMOS之闸极系耦合于该串接点。7.如申请专利范围第4项、第5项以及第6项之静电放电防护电路,其中该电阻之値与该电容之値的乘积系介于0.1s至1s之间。8.如申请专利范围第4项、第5项以及第6项之静电放电防护电路,其中该电容系以一金氧半电晶体之闸极所构成。9.如申请专利范围第1项之静电放电防护电路,其中该高电源线至该低电源线之间设有至少一逆向二极体。10.一种低漏电流之静电放电防护电路,适用于一积体电路中,该积体电路至少包含有一第一高电源线以及一第二高电源线,该第一高电源线于正常工作时的工作电压系大于该第二高电源线之工作电压,而该静电放电防护电路系设于一第一高电源线以及一第二高电源线之间,该静电放电防护电路包含有:一半导体控制整流器,该半导体控制整流器之阳极系耦合于该第一高电源线;以及一二极体串接电路,系以至少一个二极体顺向串接所构成,该串接电路包含有一正极以及一负极,该正极系耦合于该半导体控制整流器之阴极,而该负极系耦合于该第二高电源线。11.如申请专利范围第10项之静电放电防护电路,其中该静电放电防护电路另包含有一静电放电侦测电路,用以侦测该第一高电源线以及该低电源线其中之一的电压,并输出一电压以触发该半导体控制整流器。12.如申请专利范围第11项之静电放电防护电路,其中该半导体控制整流器包含有一控制该半导体控制整流器触发之nMOS,而该静电放电侦测电路包含有:一电阻,其一端耦合于该第一高电源线;一电容,与该电阻相串接以形成一串接点,且该电容之一端耦合于该第二高电源线;以及一反向器,该反向器之输入端系耦合于该串接点,而该反向器之输出端系耦合于该半导体控制整流器中的nMOS之闸极。13.如申请专利范围第11项之静电放电防护电路,其中该半导体控制整流器包含有一控制该半导体控制整流器触发之nMOS,而该静电放电侦测电路包含有:一电容,其一端耦合于该第一高电源线;以及一电阻,与该电容相串接以形成一串接点,且该电容之一端耦合于该第二高电源线;其中,该半导体控制整流器的nMOS之闸极系耦合于该串接点。14.如申请专利范围第11项之静电放电防护电路,其中该半导体控制整流器包含有一控制该半导体控制整流器触发之pMOS,而该静电放电侦测电路包含有:一电阻,其一端耦合于该第一高电源线;以及一电容,与该电阻相串接以形成一串接点,且该电容之一端耦合于该第二高电源线;其中,该半导体控制整流器的pMOS之闸极系耦合于该串接点。15.如申请专利范围第12项、第13项以及第14项之静电放电防护电路,其中该电阻之値与该电容之値的乘积系介于0.1s至1s之间。16.如申请专利范围第12项、第13项以及第11项之静电放电防护电路,其中该电容系以一金氧半电晶体之闸极所构成。17.如申请专利范围第10项之静电放电防护电路,其中该第一高电源线至该第二电源线之间设有至少一逆向二极体。图式简单说明:第1图为一种ESD事件时,对内部电路损伤的原因,以及,加入电源线间之ESD保护电路后的保护原理之示意图;第2A图与第2B图分别为习知的一种纯粹以一二极体串接电路构成的ESD保护电路的电路示意图以及晶片剖面图;第2C图为第2B图之等效电路图;第3A图、第3B图以及第3C图分别为习知的包覆式二极体串接电路、推举式二极体串接电路以及悬臂式二极体串接电路之电路示意图;第4A图为一种习知的LVTSCR的晶片剖面图;第4B图为第4A图之电流电压图;第5A图是系统层次的EMC/ESD测试之示意图;第5B图是第5A图中于ESD事件时,高电源线VDD上的电压示意图;第6图为本发明之ESD防护电路的示意图;第7A图以及第7B图分别为本发明之ESD防护电路以NCLSCR实施时的电路示意图以及晶片剖面图;第8A图以及第8B图分别为温度是摄氏25度与摄氏125度时各种ESD保护电路之漏电流对电压的关系图;第9A图是在VDD电压为5伏与3.3伏时,各种ESD保护电路之漏电流对PN接面二极体数目的关系图;第9B图是在摄氏25度与125度时,各种ESD保护电路之漏电流对PN接面二极体数目的关系图;第10图为本发明之ESD保护电路以及其内元件之电流电压关系图;第11图为本发明之ESD防护电路以NCLSCR之另一实施例的电路示意图;第12A图以及第12B图分别为本发明之ESD防护电路以PCLSCR实施时的电路示意图以及晶片剖面图;以及第13图为本发明之ESD保护应用于多重电源之积体电路的电路示意图。 |
