| 主权项 |
1.一种CMOS自增压电路,该电路有较快速之操作速度,和对应至高逻辑状态有较高之输出电至准位,包括:输入节点(22),该输入节点(22)接收摆动于对应至低逻辑准位之低电源供应电位(VSS)和对应至高逻辑准位之高电源供应电位(VDD)之间的输入控制信号(ENHIGH);上拉N-通道电晶体(MN1),该电晶体(MN1)之汲极连接至该高电源供应电位(VDD),其闸极连接至闸极节点(NUP),和其源极连接至输出节点(20);自电容(SC),该自电容(SC)跨接于该上拉N-通道电晶体(MN1)之该闸极和该源极;N-通道闸控电晶体(MN2),该电晶体(MN2)之汲一源极传导路径连接于该闸极(NUP)和该输入节点(22)之间,以及其闸极连接至该高电源供电位(VDD);上拉P-通道电晶体(MP1),该电晶体(MP1)之源极连接至该高电源供应电位(VDD);其闸极连接至下拉节点(PD1),和其汲极连接至该闸极节点(NUP);NAND逻辑闸(ND1),该逻辑闸(MD1)有第一输入,第二输入和输出,该NAND逻辑闸的第一输入连接至该输入节点(22),该NAND逻辑闸的输出连接至该下拉节点(PD1);以及延迟机构,该延迟机构相连接于该输入节点(22)和该NAND逻辑间的第二输入之闸,以延迟该输入控制信号。2.如申请专利范围第1项之CMOS自增压电路,其中该延迟机构包括至少一个反相器,该反相器之输入连接至该输入节点(22),和其输出连接至该NAND逻辑闸(ND1)的该第二输入。3.如申请专利范围第1项之CMOS自增压电路,其中该延迟机构包括第一,第二和第三反相器(I1,I2,I3),该第一反相器(I1)之输入连接至该输入节点(22),和其输出连接至该第二反相器(I2)的输入,该第三反相器(I3)之输入连接至该第二反相器(I2)的输出,和其输出连接至该NAND逻辑闸(ND1)的该第二输入。4.如申请专利范围第1项之CMOS自增压电路,其中该延迟机构包括任伺奇数个串联连接之反相器。5.如申请专利范围第1项之CMOS自增压电路,其中当该输入控制信号做低至高转换,该NAND逻辑闸的输出使得该上接P-通道电晶体(MP1)瞬间开启,以便起始上拉闸极节点(NUP)使接近至该高电源供应电位(VDD),因此而使得该上拉N-通道电晶体(MN1)有较佳之传导性,以提供在输出节点(20)上有较高之输出电压。6.如申请专利范围第1项之CMOS自增压电路,其中该上拉P-通道电晶体(MP1)和该闸控电晶体(MN2),较之于该上拉N-通道电晶体(MN1)之体积,相对较小。7.如申请专利范围第5项之CMOS自增压电路,其中该闸极节点(NUP)电压,由于它的自电容(SC),结果被推升至高于该高电源供应电位(VDD)电压,和其中于该输出节点(20)处之电压,上升接近至该高电源供应电位(VDD)。8.一种CMOS自增压电路,该电路有较快速之操作速度,和对应至高逻辑状态有较高之输出电至准位,包括:输入节点(22),该输入节点(22)接收摆动于对应至底逻辑准位之低电源供应电位(VSS)和对应至高逻辑准位之高电源供应电位(VDD)之间的输入控制信号(ENHIGH);上拉N-通道电晶体(MN1),该电晶体(MN1)之汲极连接至该高电源供应电位(VDD),其闸极连接至闸极节点(NUP),和其源极连接至输出节点(20);自电容(SC),该自电容(SC)跨接于该上拉N-通道电晶体(MN1)之该闸极和该源极;N-通道闸控电晶体(MN2),该电晶体(MN2)之汲—源极传导路径连接于该闸极(NUP)和该输入节点(22)之间,以及其闸极连接至该高电源供应电位(VDD);上拉P-通道电晶体(MP1),该电晶体(MP1)之源极连接至该高电源供应电位(VDD),其闸极连接至下拉节点(PD1),和其汲极连接至该闸极节点(NUP);脉冲电路机构(18),该电路机构(18)反应该输入控制信号做低至高转换,以产生脉冲信号;以及为了使得该上拉N-通道电晶体(MN1)有较大之传导性,该上拉P-通道电晶体(MP1)之闸极反应该脉冲信号以起始上拉该闸极节点(NUP)接近至该高电源供应电位,俾便于输出节点(20)提供较高之输出电压。9.如申请专利范围第8项之CMOS自增压电路,其中该脉冲电路机构(18)包括逻辑闸控机构,该逻辑闸控机构具有第一输入,第二输入和输出,该逻辑闸控机构的第一输入连接至该输入节点(22),该逻辑闸控机构的输出连接至该下拉节点(PD1),以及反相器机构相连接于该输入节点(22)和该逻辑闸控机构的第二输入之间,以廷迟该输入控制信号。10.如申请专利范围第9项之CMOS自增压电路,其中该反相器机构包括第一,第二和第三反相器(I1,I2,I3),该第一反相器(I1)之输入连接至该输入节点(22),和它的输出连接至该第二反相器(I2)的输入,该第三反相器(I3)之输入连接至该第二反相器(I2)的输出,和它的输出连接至该逻辑闸控机构的该第二输入。11.如申请专利范围第8项之CMOS自增压电路,其中该上拉P-通道电晶体(MP1)和该闸控电晶体之体积,较之于该上拉N-通道电晶体(MN1)之体积,要相对较小。12.如申请专利范围第8项之CMOS自增压电路,其中该闸极节点(NUP),由于其自电容(SC)之关系,结果电压被推升至较高于该高电源供应电位(VDD),和其中在该输出节点( |
