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一种基于双体内存系统的大数据实时排序处理器,其特征在于,由Intel 64位或AMD 64位或Intel IA64架构的CPU和双体内存系统组成,CPU和双体内存系统间通过数据总线、地址总线和控制总线连接;所述的双体内存系统由内存体1和内存体2组成,内存体1和内存体2分别都有n+1个存储单元,这些存储单元的地址编号为0,1,2,…,n;内存体1的i号地址存储单元和内存体2的i号地址存储单元之间在批量传输控制信号线CE的控制下由单向数据线分别联通,i=0,1,2,3,…n;内存体2的i号地址存储单元和内存体1的i+1号地址存储单元之间在批量传输控制信号线CI的控制下由单向数据线分别联通;内存体2的i+1号地址存储单元和内存体1的i号地址存储单元之间在批量传输控制信号线CD的控制下由单向数据线分别联通;双体内存系统中内存体1的各存储单元的数据并行传输到内存体2的相同地址的存储单元中的实现方法是:内存体1的i号地址存储单元和内存体2的i号地址存储单元的数据线通过三态门连接,在批量传输控制信号线CE的统一控制下,实现将内存体1的各存储单元的数据在一个内存读写周期内并行传输到内存体2的同一地址的存储单元中;双体内存系统中内存体2的地址范围是[i,i+m]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i+1,i+m+1]的各存储单元中的实现方法是:内存体2的k号地址存储单元和内存体1的k+1号地址存储单元的单向数据线通过三态门连接,在批量传输控制信号线CI的统一控制下,实现将内存体2的地址范围[i,i+m]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i+1,i+m+1]的各存储单元中;其中,m为非负整数;k=i,i+1,…,i+m;双体内存系统中内存体2的地址范围是[i+1,i+m+1]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i,i+m]的各存储单元中的实现方法是:内存体2的k+1号地址存储单元和内存体1的k号地址存储单元的单向数据线通过三态门连接,在批量传输控制信号线CD的统一控制下,实现将内存体2的地址范围[i+1,i+m+1]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i,i+m]的各存储单元中;其中,m为非负整数;k=i,i+1,…,i+m。 |