发明名称 |
CMOS非易失存储器单元电路 |
摘要 |
本发明公开了一种CMOS非易失存储器单元电路,该电路具有四个信号输入端口:分别为CTR,T,W,EN,两个信号输出端口:分别为OUT1和OUT2。该电路由五个PMOS晶体管PM1~PM5和一个电容C1组成。其中晶体管PM1和PM2的栅极和电容C1的一个端口连接在一起,形成一个浮空的存储电荷节点,晶体管PM3的栅极接地,在数据读出时作为参考晶体管使用,晶体管PM4和PM5作为开关使用,用于控制存储单元数据的输出,本发明的特点是制作时工艺流程简单,具有更短的加工时间和更低的成本,此外,该电路的电子隧穿晶体管与数据读出晶体管采用不同的晶体管实现,避免了电子注入和擦除操作对存储单元读出性能的影响,而在电子擦除时使用比电子注入时更强的外部电场,提高了数据写入的速度。 |
申请公布号 |
CN106571162A |
申请公布日期 |
2017.04.19 |
申请号 |
CN201610943304.0 |
申请日期 |
2016.11.02 |
申请人 |
上扬无线射频科技扬州有限公司;中国科学院半导体研究所 |
发明人 |
王开友;吴南健;冯鹏;李贵柯;邓元明;伯林 |
分类号 |
G11C16/10(2006.01)I |
主分类号 |
G11C16/10(2006.01)I |
代理机构 |
扬州苏中专利事务所(普通合伙) 32222 |
代理人 |
许必元 |
主权项 |
一种CMOS非易失存储器单元电路,其特征在于,所述电路由五个PMOS晶体管PM<sub>1</sub>(11)~PM<sub>5</sub>(15)和一个电容C<sub>1</sub>(10)组成四个信号输入端口和两个信号输出端口;四个信号输入端口为CTR、T、W、EN,两个信号输出端口为OUT<sub>1</sub>和OUT<sub>2</sub>;两个PMOS晶体管PM<sub>1</sub>(11)和PM<sub>2</sub>(12)的栅极和电容C<sub>1</sub>(10)的一个端口连接在一起,形成一个浮空的电荷存储节点F(16);电容C<sub>1</sub>(10)的另一端口与信号输入端口CTR相连,晶体管PM<sub>1</sub>(11)的源端、漏端和衬底连接在一起并与信号输入端口T相连,晶体管PM<sub>2</sub>(12)的源端和衬底与信号输入端口W相连,晶体管PM<sub>2</sub>(12)的漏端与晶体管PM<sub>4</sub>(14)的源端相连;晶体管PM<sub>3</sub>(13)的栅极接地,在数据读出时作为参考晶体管使用,晶体管PM4(14)和PM<sub>5</sub>(15)的栅极与端口EN相连,作为开关用于控制存储单元数据的输出;晶体管PM<sub>3</sub>(13)的源端和衬底与信号输入端口W相连,漏端与晶体管PM<sub>5</sub>(15)的源端相连,其中晶体管PM<sub>2 </sub>(12)~PM<sub>5</sub>(15)的衬底均连接在一起,并与信号输入端口W相连,晶体管PM<sub>4</sub>(14)和PM<sub>5</sub>(15)的漏端分别与信号输出端口OUT1和OUT2相连。 |
地址 |
225006 江苏省扬州市广陵开发区创业路20号A3幢 |