| 发明名称 | 用于形成垂直晶体管架构的技术 | ||
| 摘要 | 公开了用于形成垂直晶体管架构的技术。根据一些实施例，半导体层设置在下方互连层之上并且根据给定目标应用或最终用途的需要而被图案化成处于规则、半规则或不规则阵列中的多个垂直半导体主体(例如，纳米线和/或其它三维半导体结构)。之后，根据一些实施例，形成围绕垂直半导体主体中的每一个(或一些子集)的有源沟道部分的栅极层，接着是上方互连层。在处理期间，可以任选地去除给定的垂直半导体主体，并且根据一些实施例，要么：(1)清空以提供虚设沟道；要么(2)替换为导电插塞以提供通孔或其它层间布线。可以以多次迭代方式执行处理，例如，以提供任何标准和/或定制构造的多级/堆叠垂直晶体管电路架构。 | ||
| 申请公布号 | CN106463534A | 申请公布日期 | 2017.02.22 |
| 申请号 | CN201480079107.8 | 申请日期 | 2014.06.23 |
| 申请人 | 英特尔公司 | 发明人 | K·俊;P·莫罗 |
| 分类号 | H01L29/78(2006.01)I;H01L21/336(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 永新专利商标代理有限公司 72002 | 代理人 | 林金朝;王英 |
| 主权项 | 一种集成电路，包括：第一互连；设置在所述第一互连之上的至少一个垂直取向的半导体主体，其中，所述至少一个垂直取向的半导体主体的第一端与所述第一互连电子接触；栅极层，其围绕所述至少一个垂直取向的半导体主体的有源沟道部分并且被配置作为第二互连；以及设置在所述栅极层之上的第三互连，其中，所述至少一个垂直取向的半导体主体的第二端与所述第三互连电子接触。 | ||
| 地址 | 美国加利福尼亚 | ||