一种高速DAC同步方法及电路

摘要

本发明实施例公开了一种高速DAC同步方法及电路，该方法包括FPGA控制第一至第N高速DAC初始化，若确定存在至少一个高速DAC初始化失败，则复位第一至第N高速DAC；FPGA监测第一至第N高速DAC的同步状态，并在确定同步成功后，控制鉴相模块对第一至第N高速DAC的输出时钟进行鉴相；随后，FPGA使用第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给第一至第N高速DAC。本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。

主权项

一种高速DAC同步方法，其特征在于，该方法包括：步骤1：现场可编程门阵列模块FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；N为大于等于1的整数；步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。