| 发明名称 | 具有倍频器的锁相环及构造锁相环的方法 | ||
| 摘要 | 一种锁相环(PLL)电路包括倍频器和分数‑N型PLL。倍频器的时钟输出端电连接至分数‑N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数‑N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。 | ||
| 申请公布号 | CN103378855B | 申请公布日期 | 2016.09.14 |
| 申请号 | CN201210407861.2 | 申请日期 | 2012.10.23 |
| 申请人 | 台湾积体电路制造股份有限公司 | 发明人 | 周楙轩 |
| 分类号 | H03L7/085(2006.01)I;H03L7/099(2006.01)I | 主分类号 | H03L7/085(2006.01)I |
| 代理机构 | 北京德恒律治知识产权代理有限公司 11409 | 代理人 | 章社杲;孙征 |
| 主权项 | 一种锁相环(PLL)电路，包括：倍频器，包括第一时钟输入端和第一时钟输出端；以及分数‑N型锁相环，包括∑‑△调制器，并且包括第二时钟输入端和第二时钟输出端，其中，所述倍频器的所述第一时钟输出端电连接至所述分数‑N型锁相环的所述第二时钟输入端；并且所述倍频器的环路带宽小于所述分数‑N型锁相环的环路带宽。 | ||
| 地址 | 中国台湾，新竹 | ||