一种通用的芯片测试时钟电路及其测试方法

摘要

本发明提供一种通用的芯片测试时钟电路，包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；自动扫描控制单元分别连接所述efuse存储单元、bist测试档位频率产生单元以及结果分析单元；根据具体的工作情况或测试情况将正常功能信号、低速测试时钟信号以及由bist测试档位频率产生单元产生的高速测试时钟信号通过第一测试选择单元和第二测试选择单元选通送至待测CPU电路；自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。本发明可以同时满足功能模式和各种测试模式的时钟自动切换，以最大限度的使电路提高复用性,同时减少了功耗。

主权项

一种通用的芯片测试时钟电路，其特征在于：包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；所述自动扫描控制单元分别连接所述efuse存储单元、所述bist测试档位频率产生单元以及结果分析单元；所述bist测试档位频率产生单元直接连接所述第一测试选择单元的一输入端口，该第一测试选择单元的另一输入端口则连接低速测试时钟信号；所述第二测试选择单元的两输入端口分别连接所述第一测试选择单元的输出端口和正常功能时钟信号；所述第二测试选择单元的输出端口连接待测CPU电路；所述自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。