SOC芯片的debug时钟域电路

摘要

本发明提供一种SOC芯片的debug时钟域电路，包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；且所述时钟域之间的信号连接均是通过处于时钟域边界的异步桥进行连接。

主权项

一种SOC芯片的debug时钟域电路，其特征在于：包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。