发明名称 层叠体、导电性图案、电子电路及层叠体的制造方法
摘要 本发明提供一种层叠体,是在支撑体(A)上形成有多孔状的金属层(B)、在所述金属层(B)上形成有金属层(C)的层叠体,在存在于所述金属层(B)中的空隙中填充有构成金属层(C)的金属,并提供该层叠体的制造方法。另外,还提供使用了该层叠体的导电性图案、电子电路。本发明的层叠体是在支撑体上形成了2种金属层的层叠体,而该2种金属层间的密合性极为优异。
申请公布号 CN105517788A 申请公布日期 2016.04.20
申请号 CN201480049643.3 申请日期 2014.09.04
申请人 DIC株式会社 发明人 富士川亘;白发润;村川昭;齐藤公惠
分类号 B32B1/06(2006.01)I;B32B5/18(2006.01)I;B32B15/08(2006.01)I;C25D7/00(2006.01)I;H05K3/24(2006.01)I;H05K3/38(2006.01)I 主分类号 B32B1/06(2006.01)I
代理机构 中科专利商标代理有限责任公司 11021 代理人 葛凡
主权项 一种层叠体,其特征在于,是在支撑体(A)上形成有多孔状的金属层(B)、且在所述金属层(B)上形成有金属层(C)的层叠体,在存在于所述金属层(B)中的空隙中填充有构成金属层(C)的金属。
地址 日本国东京都