| 摘要 |
실시예에 따라서, 시스템은 제1 커패시터 및 제어기와 병렬로 결합된 스위치 가능한 피드백 커패시터를 갖는 프로그램가능 이득 증폭기를 포함한다. 제어기는 제1 이득 설정에서 프로그램가능 이득 증폭기의 입력 노드와 프로그램가능 이득 증폭기의 출력 노드 사이에 피드백 커패시터를 결합하며, 그리고 제1 이득 설정으로부터 제2 이득 설정으로 전이할 때 제1 시구간 동안에 피드백 커패시터의 제2 단자가 프로그램가능 이득 증폭기의 입력 노드에 결합된 상태로 있는 동안 프로그램가능 이득 증폭기의 출력 노드에서 기준 노드로 피드백 커패시터의 제1 단자를 스위치하도록 구성된다. |
