针对DDR的PCB信号完整性设计方法

摘要

本发明公开了一种针对DDR的PCB信号完整性设计方法，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：（1）PCB的叠层和阻抗；（2）互联通路拓扑；（3）时延的匹配。本发明通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。

主权项

针对DDR的PCB信号完整性设计方法，所述DDR包括DDR2和DDR3，其特征在于，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：（1）PCB的叠层和阻抗对于四层基板来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为 VDD 平面层，Vtt和Vref在VDD平面层布线；对于六层基板来说，设计拓扑结构即可提高PI；对于DDR2，阻抗必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，另外，所有的匹配电阻必须上拉到VTT，且保持50 Ohms，ODT的设置也必须保持在50 Ohms；对于DDR3，单端信号的终端匹配电阻在40 Ohms和60 Ohms之间，上拉到VTT的终端匹配电阻在30‑70 Ohms之间，而差分信号的阻抗匹配电阻始终在100 Ohms；（2）互联通路拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，而不需要任何的拓扑结构，对于multi‑rank DIMMs，通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性，而对于地址线/控制线/命令线和时钟信号，则需要多点互联的树形拓扑结构、菊花链式拓扑结构或者Fly‑By拓扑结构；（3）时延的匹配在做到时延的匹配时，采用蛇形走线、带过孔的走线或者直走线进行布线；在中心线长度对等的情况下，蛇形走线的时延小于比直走线的实际延时，而对于带有过孔的走线，其时延比直走线的实际延时大，因此，需通过以下两种方法来解决：（1）用EDA工具进行精确的时延匹配计算，然后控制走线的长度；（2）在可接受的范围内，减少不匹配度。