| 主权项 |
一种在电路设计中用以执行以有效路径为基础的静态时序分析(STA)之方法，该方法包含：识别该电路设计内的一组路径，其中各个路径包含一或多个区段；就该组路径中的路径而言，决定是否该路径中的至少一区段与先前藉由执行以路径为基础的STA所计算之不同路径共享，其中该不同路径中的该至少一区段系与先前计算之以路径为基础的时序资讯相关联；以及若是，则至少依据与该不同路径中的该共享区段相关联之该以路径为基础的时序资讯，执行用于该路径之以路径为基础的延迟之评估；否则，藉由在该路径上执行以路径为基础的STA，计算用于该路径之以路径为基础的延迟，其中该方法藉由再利用与先前计算的路径相关联之时序资讯，以快速评估用于尚未分析的路径之以路径为基础的延迟，来减少计算时间。 |
