一种基于FPGA技术设计的高速突发模式误码测试仪

摘要

本发明公开了一种基于FPGA技术设计的高速突发模式误码测试仪，包括FPGA处理器，FPGA处理器上设置有接收端处理系统和发射端处理系统，接收端处理系统包括状态编码器、误码检测器及计数系统，状态编码器连接误码检测器，误码检测器连接计数系统；发射端处理系统包括码型产生器、控制信号译码器及GTP固核，控制信号译码器连接码型产生器，码型产生器连接GTP固核；误码检测器内设置有同步检测状态机、本地伪随机系列产生器、随机种子器、第一逻辑门电路、接收状态机及包长度计数器，采用FPGA技术而设计的高速突发模式误码测试仪，能够快速、稳定的对误码进行测试记录，超卓的处理性能，能够有效的保证误码处理的精度及准确性。

主权项

一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：包括FPGA处理器，所述FPGA处理器上设置有接收端处理系统和发射端处理系统，所述接收端处理系统包括状态编码器、误码检测器及计数系统，所述状态编码器连接误码检测器，所述误码检测器连接计数系统；所述发射端处理系统包括码型产生器、控制信号译码器及GTP固核，所述控制信号译码器连接码型产生器，所述码型产生器连接GTP固核。