| 发明名称 | 半导体装置及其制造方法 | ||
| 摘要 | 一种超结MOSFET，包括：并列pn层(4)，包括多个pn结(6)并且其中设置在pn结(6)之间的n型漂移区(4a)和p型分隔区(4b)交替地布置以彼此接触；MOS栅结构，设置于并列pn层(4)的表面上；以及n型缓冲层，与相对置的主表面接触。缓冲层的杂质浓度等于或小于n型漂移区(4a)的杂质浓度。并列pn层(4)中的至少一个p型分隔区(4b)被杂质浓度比n型漂移区(4a)低的n<sup>-</sup>区(4c)所替代。根据该结构，能够提供一种在反向恢复运行期间防止硬恢复波形中的急剧上升的超结MOSFET以及其制造方法。另外，能够提供一种能够降低反向恢复电流(Irp)和反向恢复时间(trr)，并且能够实现高速开关和低反向恢复损失的超结MOSFET及其制造方法。 | ||
| 申请公布号 | CN105122458A | 申请公布日期 | 2015.12.02 |
| 申请号 | CN201480021121.2 | 申请日期 | 2014.07.11 |
| 申请人 | 富士电机株式会社 | 发明人 | 田村隆博;大西泰彦 |
| 分类号 | H01L29/78(2006.01)I;H01L21/322(2006.01)I;H01L21/329(2006.01)I;H01L21/336(2006.01)I;H01L29/06(2006.01)I;H01L29/861(2006.01)I;H01L29/868(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 北京铭硕知识产权代理有限公司 11286 | 代理人 | 王颖;金玉兰 |
| 主权项 | 一种半导体装置，其特征在于，包括：并列pn层，设置在第一导电型的漏层的第一主表面上并包括多个pn结、第一导电型的漂移区和第二导电型的分隔区，其中，所述多个pn结沿垂直方向延伸且彼此平行，所述第一导电型的漂移区和所述第二导电型的分隔区设置在pn结之间并交替地布置以彼此接触；MOS栅结构，设置在所述并列pn层的第一主表面侧上；以及第一导电型的第一缓冲层，设置在所述并列pn层与所述漏层之间，其中，所述第一缓冲层的杂质浓度比所述漂移区低，所述并列pn层中的至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代。 | ||
| 地址 | 日本神奈川县川崎市 | ||