一种高速串行芯片误码率测试系统及实现方法

摘要

本发明提供一种高速串行芯片误码率测试系统，包括，被测板，载有待测试的高速串行芯片；控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；误码率测试模块，与被测板连接，用于测试被测板的误码率；时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。本发明简单易用，通用性好，可以提高高速串行芯片数据传输系统的误码率测试效率。

主权项

一种高速串行芯片误码率测试系统，其特征在于，包括，被测板，载有待测试的高速串行芯片；控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；误码率测试模块，与被测板连接，用于测试被测板的误码率；时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。