| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 提供半导体器件及其制造方法。第一列(2)的第一外部连接用端子(14)在第一I/O单元(12)上方，第二列(3)的第二外部连接用端子(15)在相邻两个第一I/O单元(12)边界部位上方。第一外部连接用端子(14)和第二外部连接用端子(15)，为了不具有重叠部位而相距规定距离，并形成在同一层内。据此，尽可能缩短在第一列(2)和第二列(3)中相邻第一外部连接用端子(14)与第二外部连接用端子(15)间的距离，能充分确保电性检查时探针与第一外部连接用端子(14)及第二外部连接用端子(15)间的电连接，能实现半导体芯片(1)更高集成化、更高性能化，防止半导体集成电路特性恶化、电性检查精度恶化等不良情况。 | ||
| 申请公布号 | CN101911284A | 申请公布日期 | 2010.12.08 |
| 申请号 | CN200780102064.0 | 申请日期 | 2007.12.28 |
| 申请人 | 富士通半导体股份有限公司 | 发明人 | 筬岛亨 |
| 分类号 | H01L21/822(2006.01)I;H01L21/60(2006.01)I;H01L21/66(2006.01)I;H01L27/04(2006.01)I | 主分类号 | H01L21/822(2006.01)I |
| 代理机构 | 隆天国际知识产权代理有限公司 72003 | 代理人 | 向勇;浦柏明 |
| 主权项 | 一种半导体器件，其特征在于，包括：半导体基板，形成在上述半导体基板的上方的第一列和第二列；上述第一列是将多个第一I/O单元和多个第一外部连接用端子并列配置在表面外周而成的列，上述第二列是将多个第二I/O单元和多个第二外部连接用端子并列配置在上述第一列的内侧而成的列，各上述第二外部连接用端子配置成至少一部分位于上述第一I/O单元的上方。 | ||
| 地址 | 日本神奈川县 | ||