| 主权项 |
数字式真随机数发生器，其特征在于，含有真随机数发生器电路S1和偏置矫正电路S2，其中：真随机数发生电路S1，含有：六个反相器INV1～INV6、两个选择信号电路M1～M2、两个触发电路D1～D2和一个与门AND1，其中：与门AND1，输入为时钟信号clock和选择信号select，输出同时送往两个所述选择信号电路,在六个反相器INV1～INV6中：反相器INV1、反相器INV2和反相器INV3依次串接，所述反相器INV1的输入端与选择信号电路M1的输出端相连，所述反相器INV3的输出端和所述选择信号电路M1的“1”的输入端相连，反相器INV4、反相器INV5和反相器INV6依次串接，所述反相器INV4的输入端与选择信号电路M2的输出端相连，所述反相器INV6的输出端和所述反相器电路M2的“1”输入端相连，所述反相器INV1的输出信号输入到所述选择信号电路M2的“0”输入端，所述反相器INV4的输出信号输入到所述选择信号电路M1的“0”输入端，在两个触发器D1～D2中，触发器D1和触发器D2依次串接，其中：触发器D1，时钟信号输入端输入所述时钟信号clock，输入端D和所述反相器INV1的输出端相连，触发器D2，时钟信号输入端输入所述时钟信号clock，输入端D和所述触发器D1的Q输出端相连，偏置矫正电路S2，含有：两个选择开关SW1～SW2，六个触发器D3～D8，以及四个异或门XOR1～XOR4，其中：选择开关SW1，输入端与所述触发器D2的输出端Q相连，在四个触发器D3～D6中：触发器D3～触发器D6共四个触发器，四个时钟信号输入端都输入所述时钟信号clock，四个D输入端分别连接到所述选择信号开关SW1的四个选择输出端，在四个异或门XOR1～XOR4中：异或门XOR1的两个输入端分别与所述触发器D3、触发器D4的输出端Q相连，异或门XOR2的两个输入端分别与所述触发器D5、触发器D6的输出端Q相连，异或门XOR3的两个输入端分别与所述异或门XOR1、异或门XOR2的输出端相连，异或门XOR4，输出使能信号enable，选择开关SW2，输入端与所述异或门XOR3的输出端相连，在两个触发器D7～D8中：时钟信号输入端都输入所述时钟信号clock，各自的输入端Q分别与所述选择开关SW2的两个选择输出端相连，触发器D7的输出端Q与所述异或门XOR4的第一个输入端相连，触发器D8的输出端Q与所述异或门XOR4的第二个输入端相连，同时输出数据输出信号dataout，所述真随机数发生器按以下步骤产生真随机数：第1步：当select信号和clock信号皆为“1”时，三个所述反相器INV1、INV2、INV3形成奇数级反相器环路Loop1，三个反相器INV4、INV5、INV6也形成奇数级反相器环路Loop2，而当select信号为“1”而clock信号为“0”时，两个所述反相器INV1、INV4形成环路Loop3，由反相器INV1输出数据，select信号为0而clock为任意值时电路不工作；第2步：在第1步中的输出的数据输入到触发器D1的输入端D，经触发器D1、触发器D2后消除亚稳态；第3步：所述触发器D2输出的数据在时刻1、时刻2、时刻3、时刻4分别输入到四个所述触发器D3、D4、D5和D6，输出经存储后异或输出；第4步：第3步输出的数据在时刻5输入到触发器D8中，经存储后得到数据输出信号dataout,并与前一工作周期时刻0存储在触发器D7中的数据异或得到有效信号enable，在连续向所述触发器D7和触发器D8输入“00”或者“11”时enable为“0”，输入“10”时enable为“1”,输出为“0”,输入“01”时，enable为“1”,输出为“1”。 |
