一种卷积神经网络硬件加速方法及其AXI总线IP核

摘要

本发明公开了一种卷积神经网络硬件加速方法及其AXI总线IP核，方法步骤包括：1)将卷积层运算转换为m行K列的矩阵A、K行n列的矩阵B的矩阵乘；2)将矩阵结果C分为m行n列个矩阵子块；3)启动矩阵乘法器预取矩阵子块的操作数；4)矩阵乘法器执行矩阵子块的计算并将结果写回主存；IP核包括AXI总线接口模块、预取单元、流映射器及矩阵乘法器，矩阵乘法器包括链式DMA和处理单元阵列，处理单元阵列由多个处理单元以链式结构排列组成，且链首的处理单元和链式DMA相连。本发明能够支持各种卷积神经网络结构，具有计算效率和性能高、对片上存储资源以及片外存储带宽需求较少、通信开销小、单元部件升级与改进方便、通用性好的优点。

主权项

一种卷积神经网络硬件加速方法，其特征在于步骤包括：1)预先将卷积运算的输入特征图排列组成矩阵A，将卷积运算的输出特征图对应的卷积核排列组成矩阵B，将卷积神经网络卷积层的卷积运算转换为m行K列的矩阵A、K行n列的矩阵B的矩阵乘运算；2)将矩阵乘运算的矩阵结果C分为m行n列个矩阵子块；3)启动和主处理器相连的矩阵乘法器来对所有矩阵子块进行计算；在对矩阵子块进行计算时，所述矩阵乘法器以数据驱动的方式产生矩阵坐标(Bx,By)形式的数据请求，将矩阵坐标(Bx,By)映射为操作数在输入特征图中的真实主存地址read_addr，从主存中读回操作数；4)所述矩阵乘法器根据读回的操作数执行每一个矩阵子块的并行计算，并将计算结果写回主存。