半导体记忆装置之读出电路及半导体记忆装置

主权项

一种半导体记忆装置之读出电路，系为将资料从序列输出端子而序列式地读出之半导体记忆装置之读出电路，其特征为，具备有：复数个的位元选择器，系根据位址讯号，而将从特定之复数个的记忆胞而来之第1~第8资料讯号分别作输出；和复数个的感测放大器，系对从在位址确定前而具备有在位址确定时会被作选择的可能性之复数的前述位元选择器而来之各前述第1资料讯号，同时地分别作感测，并对从与在前述位址确定时所确定了的位址相对应之前述位元选择器而来的前述第2~第8资料讯号，分别地作感测；和选择电路，系在位址确定后，对于各前述第1资料讯号中之从与前述确定了的位址相对应之前述位元选择器而来的前述第1资料讯号，而作选择并作读出，并对于前述第2~第8资料讯号依序作选择并作读出，前述复数个的感测放大器，系至少具备有与同时进行感测之前述第1资料讯号相同数量个。