用于在频率改变期间的高效延迟锁定环训练协议的机制

摘要

一种在频率改变期间的高效延迟锁定环(DLL)训练协议包括具有存储器物理层(PHY)单元的集成电路，该存储器PHY单元包括主DLL和从DLL。主DLL可以将第一参考时钟延迟某个量，并且提供与延迟量相对应的参考延迟值。从DLL可以基于所接收到的配置延迟值将第二参考时钟延迟第二个量。接口单元可以基于所述参考延迟值生成所述配置延迟值。功率管理单元可以提供关于所述第二参考时钟的频率正改变的指示。响应于接收到该指示，接口单元可以利用预定缩放值生成与新频率相对应的新配置延迟值，并且将该新配置延迟值提供给存储器PHY单元。

主权项

一种集成电路(10)，包括：存储器物理层(PHY)单元(29)，包括：主延迟锁定环(DLL)(32)，配置成延迟第一参考时钟，并提供与所述第一参考时钟的延迟量相对应的参考延迟值，其中所述第一参考时钟是固定频率时钟信号；及从DLL(34)，配置成基于所接收到的配置延迟值将第二参考时钟延迟第二特定量；接口单元(20)，耦合到所述存储器PHY单元，并且配置成基于所述参考延迟值生成所述配置延迟值；及功率管理单元(15)，耦合到所述接口单元，并且配置成提供关于所述第二参考时钟的频率正变成新频率的指示，其中，响应于接收到所述指示，所述接口单元配置成利用预定缩放值生成与所述新频率相对应的新配置延迟值，并且将该新配置延迟值提供给所述存储器PHY单元。