低功耗同步时序数字电路芯片

摘要

本实用新型公开了一种低功耗同步时序数字电路芯片。使用两路供电电源，高电压电源和低电压电源，单独用一路电压较低的电源供电给时钟树结构部分，可以显著降低时钟树的功耗，所以降低了芯片的整体功耗。其中高电压电源供电给各个寄存器和组合电路部分，低电压电源主要供电给时钟树部分，为匹配信号幅度，需要使用电平转换器在合适的位置将高低时钟信号互相转换。由于寄存器和组合电路可以使用高电压供电，芯片的速度不受影响，所以本实用新型能在保证芯片性能不变的前提下大幅降低芯片的功耗。

主权项

一种低功耗同步时序数字电路芯片，它包括时钟树(3)、时钟信号驱动单元(4)、多个寄存器(5)和多个组合逻辑电路单元(8)，所述时钟树(3)包括源头时钟单元(3.1)、多个对应的节点时钟单元(3.2)和多个对应的末端时钟单元(3.3)，所述每个寄存器(5)连接对应的组合逻辑电路单元(8)，其特征在于：它还包括高电压电源(1)、低电压电源(2)、高电平至低电平转换器(6)和多个低电平至高电平转换器(7)，所述高电压电源(1)的输出端分别连接时钟信号驱动单元(4)的供电端、高电平至低电平转换器(6)的高压电源供电端、各个低电平至高电平转换器(7)的高压电源供电端、各个寄存器(5)的供电端和各个组合逻辑电路单元(8)的供电端，所述低电压电源(2)的输出端分别连接源头时钟单元(3.1)的供电端、各个节点时钟单元(3.2)的供电端、各个末端时钟单元(3.3)的供电端、高电平至低电平转换器(6)的低压电源供电端、各个低电平至高电平转换器(7)的低压电源供电端，所述时钟信号驱动单元(4)的时钟信号输出端通过高电平至低电平转换器(6)连接时钟树(3)中源头时钟单元(3.1)的时钟信号输入端，所述时钟树(3)中各个末端时钟单元(3.3)的时钟信号输出端通过对应的低电平至高电平转换器(7)连接对应寄存器(5)的时钟信号输入端。